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    专

    一种低密度高强度高耐磨钢及其热处理制备方法

    KR61082500B2
    发明人
    徐小军, 高瑜, 梁云霄, 朱旻昊
    受让人
    UNIV SOUTHWEST JIAOTONG (UYSJ-C)
    申请人
    The Regents of the University of California, University of Southern California
    申请号
    027987
    申请日
    2004-08-05
    公开(公告)号
    KR61082500B2
    公开(公告)日
    1976-08-11
    IPC分类号
    B65D090/22A62C035/02A62C003/06B60K015/03B65D025/08B65D081/32B65D085/00B65D077/08A62C003/07B65D077/00B65D081/00B65D085/82A62C000/00
    CPC分类号
    -
    优先权号
    3242185
    3242186
    优先权日
    1982-11-14
    1982-11-14
    摘要

    The circuit provides current control by a monitoring unit which regulates the state of an interruptor. If the current exceeds the predetermined value a circuit bypasses the thyristor, acting as interruptor, and commutates the current off. It then flows round the armature loop formed by parallel connected diodes. For regenerative braking the armature switch is moved to disconnected the positive supply pole and close a loop round the armature. The machine now generates and current flows in the opposite direction through the circuit comprising armature, loop, current monitor, interruptor, returning to the armature via a bypass diode. If the interruptor is called on to operate the current is shunted via the parallel diode through the supply battery in the reverse direction. Main field and auxiliary field provide the excitation.

    权利要求
    1. A three-dimensional memory device, comprising: an alternating stack of insulating layers and electrically conductive layers located over a substrate; a memory stack structure extending through the alternating stack and comprising a vertical portion of a memory film and a vertical portion of a semiconductor channel layer; a laterally-extending portion of the semiconductor channel layer located between the substrate and the alternating stack and adjoined to a bottom end of the vertical portion of the semiconductor channel layer; a source region laterally contacting a sidewall of the laterally-extending portion of the semiconductor channel layer; and a source contact via structure extending through the alternating stack, contacting the source region, and having a corrugated bottom surface including raised horizontal bottom surface portions and recessed horizontal bottom surface portions adjoined by interconnecting sidewall surfaces.
    2. The three-dimensional memory device of claim 1 , wherein the source region contacts one of the raised horizontal bottom surface portions and a pair of interconnecting sidewall surfaces of the source contact via structure.
    3. The three-dimensional memory device of claim 1 , further comprising a dielectric pedestal structure having two planar top surfaces, a recessed top surface, and a pair of sidewalls that connect the recessed top surface to a respective one of the two top surfaces, wherein the recessed top surface contacts one of the recessed horizontal bottom surface portions of the source contact via structure.
    4. The three-dimensional memory device of claim 3 , wherein bottom portions of two vertical sidewalls of the source contact via structure contact the pair of sidewalls of the dielectric pedestal structure.
    5. The three-dimensional memory device of claim 4 , wherein the two vertical sidewalls of the source contact via structure extend through the alternating stack, and are adjoined to respective edges of the corrugated bottom surface that have a vertically undulating profile.
    6. The three-dimensional memory device of claim 1 , further comprising a dielectric core including a vertical dielectric core portion that is laterally surrounded by the vertical portion of the semiconductor channel layer and a laterally-extending dielectric core portion located between the substrate and the alternating stack.
    7. The three-dimensional memory device of claim 6 , wherein the laterally-extending dielectric core portion has a horizontal cross-sectional shape of a criss-cross grid that defines enclosed regions of the laterally laterally-extending dielectric core portion.
    8. The three-dimensional memory device of claim 7 , wherein the enclosed regions comprise: first regions in which a respective conductive pedestal structure is present; and second regions in which a respective dielectric pedestal structure is present.
    9. The three-dimensional memory device of claim 8 , further comprising: a first conductive layer located above the substrate and contacting a respective bottom surface of each of the conductive pedestal structures; and a second conductive layer located underneath the alternating stack and contacting a respective top surface of each of the conductive pedestal structures, wherein the first conductive layer, the second conductive layer, and the conductive pedestals have a doping of a same conductivity type.
    10. The three-dimensional memory device of claim 9 , wherein the memory film continuously extends on surfaces of the vertical portion and the laterally-extending portion of the semiconductor channel layer and contacts sidewalls of the dielectric pedestal structures.
    11. The three-dimensional memory device of claim 9 , wherein the dielectric pedestal structures contact a bottom surface of the second conductive layer and a top surface of the first conductive layer.
    12. The three-dimensional memory device of claim 1 , further comprising additional memory stack structures extending through the alternating stack and comprising a respective additional vertical portion of the memory film and a respective additional vertical portion of the semiconductor channel layer, wherein each bottom end of the additional vertical portions of the semiconductor channel layer is adjoined to the laterally-extending portion of the semiconductor channel layer.
    13. The three-dimensional memory device of claim 1 , wherein: the three-dimensional memory device comprises a monolithic three-dimensional NAND memory device; the electrically conductive layers comprise, or are electrically connected to, a respective word line of the monolithic three-dimensional NAND memory device; the substrate comprises a silicon substrate; the monolithic three-dimensional NAND memory device comprises an array of monolithic three-dimensional NAND strings over the silicon substrate; at least one memory cell in a first device level of the array of monolithic three-dimensional NAND strings is located over another memory cell in a second device level of the array of monolithic three-dimensional NAND strings; the silicon substrate contains an integrated circuit comprising a driver circuit for the memory device located thereon; and the array of monolithic three-dimensional NAND strings comprises: a plurality of vertical portions of the semiconductor channel layer extending substantially perpendicular to a top surface of the substrate; a plurality of charge storage elements located in the memory film, each charge storage element located adjacent to a respective vertical portion of the semiconductor channel layer; and a plurality of control gate electrodes having a strip shape extending substantially parallel to the top surface of the substrate, the plurality of control gate electrodes comprise at least a first control gate electrode located in a first device level and a second control gate electrode located in a second device level.
    14. A method of forming a device structure, comprising: forming dielectric pedestal structures embedded within a sacrificial material layer over a substrate; forming an alternating stack of insulating layers and spacer material layers over the sacrificial material layer and the dielectric pedestal structures, wherein the spacer material layers are formed as, or are subsequently replaced with, electrically conductive layers; forming memory openings extending through the alternating stack and down to the sacrificial material layer; removing the sacrificial material layer selective to the dielectric pedestal structures and the alternating stack; depositing a memory film and a semiconductor channel layer in a cavity formed by removal of the sacrificial material layer and in the memory openings; forming a backside trench through the alternating stack within an area that straddles the dielectric pedestal structures, wherein sidewalls of the semiconductor channel layer are physically exposed to the backside trench; converting physically exposed regions of the semiconductor channel layer underneath the backside trench into a source region by introducing electrical dopants therein; and forming a source contact via structure in contact with the source region within the backside trench.
    15. The method of claim 14 , wherein physically exposed regions of the dielectric pedestal structures are vertically recessed before the sidewalls of the semiconductor channel layer are physically exposed.
    16. The method of claim 14 , wherein the backside trench is formed by an etch process that includes an etch step in which a dielectric material of the dielectric pedestal structures is etched selective to a material selected from a semiconductor material of the semiconductor channel layer and a material within the memory film.
    17. The method of claim 14 , further comprising forming a dielectric core within a remaining unfilled volume of the cavity and the memory openings, wherein the dielectric core comprises vertical dielectric core portions laterally surrounded by a respective vertical portion of the semiconductor channel layer and a laterally-extending dielectric core portion surrounded by a laterally-extending portion of the semiconductor channel layer.
    18. The method of claim 17 , wherein the physically exposed regions of the semiconductor channel layer comprise: planar regions of the laterally-extending portion of the semiconductor channel layer that overlie the laterally-extending dielectric core portion and underlie the backside trench; and vertical regions of the laterally-extending portion of the semiconductor channel layer contacting a respective sidewall of the laterally-extending dielectric core portion.
    19. The method of claim 18 , wherein the laterally-extending dielectric core portion has a horizontal cross-sectional shape of a criss-cross grid that defines enclosed regions of the laterally laterally-extending dielectric core portion.
    20. The method of claim 19 , further comprising: forming a first conductive layer on the substrate, wherein the dielectric pedestal structures are formed on a top surface of the first conductive layer; and forming a second conductive layer on top surfaces of the dielectric pedestal structures and the sacrificial material layer.
    21. The method of claim 20 , further comprising forming conductive pedestal structures on the first conductive layer, wherein the sacrificial material layer embeds the conductive pedestal structures, and wherein the enclosed regions defined by the criss-cross grid comprises: first regions in which a respective conductive pedestal structure is present; and second regions in which a respective dielectric pedestal structure is present.
    22. The method of claim 14 , further comprising removing portions of the memory film within an area of the backside trench to provide the physically exposed regions of the semiconductor channel layer.
    23. The method of claim 14 , wherein the backside trench extends into each of the dielectric pedestal structures to form a respective recessed top surface that is vertically recessed with respect to topmost surfaces of the dielectric pedestal structures.
    24. The method of claim 14 , wherein the semiconductor channel layer is a single continuous layer including vertical portions located in the memory openings and a laterally-extending portion located between the substrate and the alternating stack and directly adjoined to each of the vertical portions of the semiconductor channel layer.
    25. The method of claim 14 , wherein: the three-dimensional memory device comprises a monolithic three-dimensional NAND memory device; the electrically conductive layers comprise, or are electrically connected to, a respective word line of the monolithic three-dimensional NAND memory device; the substrate comprises a silicon substrate; the monolithic three-dimensional NAND memory device comprises an array of monolithic three-dimensional NAND strings over the silicon substrate; at least one memory cell in a first device level of the array of monolithic three-dimensional NAND strings is located over another memory cell in a second device level of the array of monolithic three-dimensional NAND strings; the silicon substrate contains an integrated circuit comprising a driver circuit for the memory device located thereon; and the array of monolithic three-dimensional NAND strings comprises: a plurality of vertical portions of the semiconductor channel layer extending substantially perpendicular to a top surface of the substrate; a plurality of charge storage elements located in the memory film, each charge storage element located adjacent to a respective vertical portion of the semiconductor channel layer; and a plurality of control gate electrodes having a strip shape extending substantially parallel to the top surface of the substrate, the plurality of control gate electrodes comprise at least a first control gate electrode located in a first device level and a second control gate electrode located in a second device level.
    说明书
    [0001]等离子体处理装置
    [0002]技术领域
    [0003]本发明涉及用于对半导体晶片等被处理体实施成膜或刻蚀等等离子体处理的等离子体处理装置。
    [0004]背景技术
    [0005]通常，为了制造半导体集成电路，对由硅基板等构成的半导体晶片进行成膜处理、刻蚀处理、氧化处理、扩散处理、改性处理、自然氧化膜除去处理等各种处理。当使用立式的所谓分批式的热处理装置进行这些处理时，首先，将半导体晶片从能够收容多片例如约25片半导体晶片的盒子移载到立式的晶舟上，由该晶舟分多级进行支承。该晶舟例如能够根据晶片大小载置约30～150片晶片。从可以排气的处理容器下方将该晶舟搬入(装载)到该处理容器内，然后使处理容器内维持在气密状态。并且，控制处理气体的流量、处理压力、处理温度等的各种处理条件，同时实施规定的热处理。
    [0006]可是，最近半导体集成电路的更高集成化和更高微细化的要求增强，从提高电路元件的特性出发，希望也减少半导体集成电路的制造工序中的热经历。在这种状况下，即便在立式的所谓分批式立式处理装置中，也可以进行以不使晶片暴露在某种程度的高温中为目的的处理，提出了使用等离子体的处理装置的各种方案(例如专利文献1、2、3、4、5)。
    [0007]例如在现有的等离子体处理装置中，在能够抽成真空的圆筒体状的处理容器侧壁的外侧，以相对于容器中心对置的方式设置有例如1对电极，使一个电极与等离子体发生用的高频电源连接，另一个电极接地，在两电极之间施加高频电压，在整个处理容器内产生等离子体。将半导体晶片W分多级地支承在处理容器内的大致中央部，在它的一侧配置有例如导入等离子体发生用气体的气体喷嘴，通过以包围处理容器的方式设置在处理容器外周的加热器，将晶片W加热维持在规定温度，同时对上述晶片进行等离子体处理。
    [0008]这里说明包含上述高频电源的高频电路。图8是表示包含高频电极的现有高频电路的等效电路图。在图8中，2A、2B是设置在处理容器侧的一对等离子体电极，两等离子体电极2A、2B经由配线4与例如13.56MHz的高频电源6连接。并且，通过在上述等离子体电极2A、2B之间施加高频，在处于真空状态的两等离子体电极2A、2B之间产生等离子体P。这里等离子体P作为负载对高频电源6发生作用，作为电容器C、线圈L和电阻R的串联电路等效地表示。并且，使上述2个等离子体电极中的任一个，在图示例中下侧的等离子体电极2B接地。
    [0009]此外，在上述配线4的中途，设置有高频匹配电路8，该高频匹配电路对由等离子体P构成的负载，以抵消来自该负载的反射波的方式进行阻抗匹配(matching)，能够提高等离子体的产生效率。该高频匹配电路8由相对于一个等离子体电极2A串联连接的第一可变电容器C1和第一线圈L1、在高频电源6侧与上述等离子体P的负载并联连接的第二可变电容器C2构成。并且，将上述连接状态的高频匹配电路8称为逆L型匹配电路。
    [0010]在上述高频匹配电路8中，自动地调整第一和第二可变电容器C1、C2，使得抵消等离子体P的负载侧的反射波，进行阻抗匹配。此外，作为高频匹配电路8的其它构成，可以例如如图9(A)所示，包括：相对于等离子体P的负载分别串联连接的第一和第二可变电容器C1、C2；和连接另一条配线4与这2个可变电容器C1、C2的连接点，相对于等离子体P的负载并联连接的第一可变线圈L2。或者也可以如图9(B)所示，包括：相对于等离子体P的负载分别串联连接的第一和第二可变线圈L2、L3；和连接另一条配线4与这2个可变线圈L2、L3的连接点，相对于等离子体P的负载并联连接的电容器C3。并且，将如图9所示的电路构成称为T型匹配电路。
    [0011]专利文献1：日本特开平3-224222号公报
    [0012]专利文献2：日本特开平5-251391号公报
    [0013]专利文献3：日本特开2002-280378号公报
    [0014]专利文献4：日本特开2001-44780号公报
    [0015]专利文献5：日本特开2003-264100号公报
    [0016]可是，在上述高频匹配电路8中，因为一个等离子体电极2B接地，所以施加在两等离子体电极2A、2B之间的电压Vab为图10所示的正弦波。
    [0017]在这种高频电路中，要求高的等离子体生成效率，但是，在上述高频电路中，存在着产生的等离子体密度不那么高、等离子体生成效率不十分高等问题。
    [0018]发明内容
    [0019]本发明是着眼于上述问题，为了有效地解决这些问题提出的。本发明的目的在于提供一种增高等离子体密度、并能够提高等离子体生成效率的等离子体处理装置。
    [0020]本发明为一种等离子体处理装置，对被处理体实施规定的等离子体处理，其特征在于，包括：能够抽成真空的处理容器；保持上述被处理体的被处理体保持单元；产生高频电压的高频电源；将经过等离子体化的等离子体化气体供给至上述处理容器内的等离子体气体供给单元；为了在上述处理容器内产生等离子体，通过配线与上述高频电源的输出侧连接，均处于激发电极状态的一对等离子体电极；和设置在上述配线中途的具有阻抗的高频匹配单元。各等离子体电极不接地。
    [0021]这样，使设置在处理容器中的一对等离子体电极均不接地，通过配线与高频电源的输出侧连接，处于激发电极状态(热状态)，所以通过适当地调整阻抗，增大施加在两等离子体电极上的电压，因而能够增高等离子体密度，并提高等离子体生成效率。
    [0022]本发明的等离子体处理装置的特征在于，上述高频匹配单元包括：1个以上的第一电抗，相对于上述等离子体电极间的等离子体负载并联连接，并且具有电感性和电容性中的任一种特性；和多个第二电抗，分别相对于上述各等离子体电极串联连接，并且具有与上述第一电抗不同的特性。
    [0023]本发明的等离子体处理装置的特征在于：上述第一和第二各电抗中的至少一个电抗是可变的。
    [0024]本发明的等离子体处理装置的特征在于：在配线中，在高频匹配单元和高频电源之间，设置有检测来自等离子体电极侧的反射波的检测器，根据来自检测器的信号，由控制部控制高频匹配单元的阻抗。
    [0025]本发明的等离子体处理装置的特征在于：控制部对高频匹配单元的阻抗进行控制，使得来自等离子体电极侧的反射波为零。
    [0026]本发明的等离子体处理装置的特征在于：第一电抗由电容量可变的一对电容器构成，第二电抗由一对线圈构成。
    [0027]本发明的等离子体处理装置的特征在于：第一电抗由电容量可变的一对线圈构成，第二电抗由一对电容器构成。
    [0028]本发明的等离子体处理装置的特征在于：第一电抗由电容量可变的单个电容器构成，第二电抗由一对线圈构成。
    [0029]本发明的等离子体处理装置的特征在于：单个电容器在配线中相对于一对线圈配置在等离子体电极侧。
    [0030]本发明的等离子体处理装置的特征在于：单个电容器在配线中相对于一对线圈配置在与等离子体电极相反的一侧。
    [0031]本发明的等离子体处理装置的特征在于：第一电抗由电容量可变的单个线圈构成，第二电抗由一对电容器构成。
    [0032]本发明的等离子体处理装置的特征在于：单个线圈在配线中相对于一对电容器配置在等离子体电极侧。
    [0033]本发明的等离子体处理装置的特征在于：单个线圈在配线中相对于一对电容器配置在与等离子体电极相反的一侧。
    [0034]本发明的等离子体处理装置的特征在于：上述处理容器是能够收容多片上述被处理体的立式处理容器。
    [0035]本发明的等离子体处理装置的特征在于：上述处理容器是能够收容1片上述被处理体的单片式处理容器。
    [0036]如上述说明，根据本发明的等离子体处理装置，能够发挥下述优异的作用效果。
    [0037]设置在处理容器中的一对等离子体电极均不接地、并通过配线与高频电源的输出侧连接，处于激发电极状态(热状态)，所以通过适当调整阻抗，增大施加在两等离子体电极上的电压，因而能够增高等离子体密度，并提高等离子体生成效率。
    [0038]附图说明
    [0039]图1是表示本发明的等离子体处理装置的一个示例的纵截面构成图。
    [0040]图2是表示等离子体处理装置的横截面构成图。
    [0041]图3是表示与高频电源连接的高频电路的等效电路的图。
    [0042]图4(A)—(C)是表示等离子体负载两端的电位及其合成电位的曲线图。
    [0043]图5是表示现有装置和本发明装置的等离子体密度分布的曲线图。
    [0044]图6(A)—(C)是表示电压波形的相位差变化的状态的图。
    [0045]图7(A)—(E)是表示高频匹配电路的变形例的电路图。
    [0046]图8是表示包含高频电极的现有高频电路的等效电路的图。
    [0047]图9(A)(B)是表示现有高频匹配电路的其它构成的图。
    [0048]图10是表示由现有高频匹配电路施加在两等离子体电极上的电压波形的图。
    [0049]具体实施方式
    [0050]下面，根据附图详细说明本发明的等离子体处理装置的一个示例。
    [0051]图1是表示本发明的等离子体处理装置的一个示例的纵截面构成图，图2是表示等离子体处理装置(省略加热单元)的横截面构成图，图3是表示与高频电源连接的高频电路的等效电路的图。此外，这里使用氨气作为等离子体化气体，用六氯乙硅烷(以下也称为“HCD”)气体作为成膜气体，通过等离子体CVD形成硅氮化膜(SiN)，以这种情况为例进行说明。
    [0052]如图所示，该等离子体处理装置10具有下端开口的有顶圆筒体状的处理容器12。该处理容器12全部由例如石英形成，在该处理容器12内的顶部设置有石英制的顶板14，进行密封。并且，例如由不锈钢成型为圆筒体状的总管(manifold)16，经过O形环等的密封部件18与该处理容器12的下端开口部连接。
    [0053]由上述总管16支承上述处理容器12的下端，将作为分多级载置多片被处理体半导体晶片W的被处理体保持单元的石英制晶舟20，从该总管16的下方，可以升降地自由插入取出。在本实施例的情况下，能够以大致相等的间隔将例如约30片直径为300mm的晶片W分多级支承在该晶舟20的支柱20A上。
    [0054]隔着石英制的保温筒22将该晶舟20载置在工作台24上，将该工作台24支承在贯通打开关闭总管16下端开口部的例如不锈钢制的盖部件26的旋转轴28上。
    [0055]并且，在该旋转轴28的贯通部中例如设置有磁性流体密封部件30，一面气密地密封该旋转轴28，一面可旋转地进行支承。此外，在盖部件26的周边部和总管16的下端部中，设置有例如由O形环等构成的密封部件32，保持容器内的密封性。
    [0056]例如将上述旋转轴28安装在由晶舟升降机等的升降机构34支承的臂36的前端，一体地升降晶舟20和盖部件26等，将它们插入到处理容器12内或从其中取出。并且，也可以将上述工作台24固定设置在上述盖部件26侧，不使晶舟20旋转，进行晶片W的处理。
    [0057]在该总管16中，设置有向处理容器12内供给经过等离子体化的等离子体化气体例如氨(NH3)气的等离子体气体供给单元38、和供给成膜气体例如硅烷系气体HCD气体的成膜气体供给单元40。具体而言，上述等离子体气体供给单元38具有向内侧贯通上述总管16的侧壁并向上方向弯曲地延伸的石英管构成的等离子体气体分散喷嘴42。在该等离子体气体分散喷嘴42中，沿其长度方向隔开规定间隔地形成有多个(许多)气体喷射孔42A，从各气体喷射孔42A向水平方向大致均匀地喷射氨气。
    [0058]此外，同样上述成膜气体供给单元40也具有由向内侧贯通上述总管16的侧壁并向上方向弯曲地延伸的石英管构成的成膜气体分散喷嘴44。这里设置有2根上述成膜气体分散喷嘴44(参照图2)，在各成膜气体分散喷嘴44中，沿其长度方向隔开规定间隔形成有多个(许多)气体喷射孔44A，能够从各气体喷射孔44A向水平方向大致均匀地喷射硅烷系气体。
    [0059]并且，在上述处理容器12的一部分侧壁上，沿其高度方向形成有等离子体发生部48，并且在与该等离子体发生单元48相对的处理容器12的相反侧，设置有细长的排气口50，该排气口用于真空排出其内部的氛围气体，例如通过向上下方向削除处理容器12的侧壁而形成。
    [0060]具体而言，上述等离子体发生单元48，通过沿上下方向以规定宽度削除上述处理容器12的侧壁，形成上下细长的开口52，将例如石英制的等离子体区划壁54与容器外壁气密地焊接接合，与容器内一体化地形成，该等离子体区划壁从开口52的外侧覆盖该开口52，截面为凹部状，上下细长。因此，通过使该处理容器12的一部分侧壁凹部状地向外侧凹陷，形成一侧向处理容器12内开口并连通的等离子体发生部48。即等离子体发生部48的内部空间成为一体化地与上述处理容器12内连通的状态。上述开口52能够在高度方向覆盖保持在晶舟20中的全部晶片W，在上下方向具有充分的长度。
    [0061]并且，在上述等离子体区划壁54的两侧壁的外侧面上，以沿其长度方向(上下方向)相互对置的方式设置有一对细长的等离子体电极56A、56B，并且经由配线60使等离子体发生用的高频电源58与该等离子体电极56A、56B连接，通过在上述等离子体电极56A、56B上施加例如13.56MHz的高频电压，能够产生等离子体。并且，该高频电压的频率不限定于13.56MHz，也可以用其它频率，例如400kHz等。
    [0062]并且，在上述处理容器12内向上方向延伸的等离子体气体分散喷嘴42在中途向处理容器12的半径方向外侧弯曲，位于上述等离子体发生部48内的最深处(离开处理容器12的中心最远的部分)，沿该最深的部分向上方立起设置。因此，从上述等离子体气体分散喷嘴42的气体喷射孔42A喷射的氨气在这里通过等离子体而被分解或者活性化，一面向着处理容器12的中心扩散一面流动。
    [0063]并且在上述等离子体区划壁54的外侧，以覆盖它的方式安装有例如由石英制成的绝缘保护罩62。在该绝缘保护罩62的外侧，设置有覆盖它并用于防止高频泄漏的护罩64，并使该护罩64接地。
    [0064]并且在上述等离子体发生部48的开口52的外侧附近，即开口52外侧(处理容器12内)的两侧，立起地设置有上述2根成膜气体分散喷嘴44，能够通过设置在其中的各气体喷射孔44A向处理容器12的中心方向喷射硅烷系气体。
    [0065]另一方面，在与上述等离子体发生部48对置地设置的排气口50上，以覆盖它的方式通过焊接安装有由石英制成的成型为截面“コ”状的排气口覆盖部件66。该排气口覆盖部件66，沿上述处理容器12的侧壁向上方延伸，从处理容器12上方的气体出口68由设置的未图示的真空泵等真空排气系统进行抽真空。并且，以包围该处理容器12外周的方式设置有加热该处理容器12及其内部的晶片W的筒体状的加热单元70。
    [0066]其中，在连接上述高频电源58和两等离子体电极56A、56B的配线60的中途，设置有作为本发明特征的高频匹配单元72。具体而言，上述两等离子体电极56A、56B不接地、通过上述配线60与上述高频电源58的输出侧连接，均处于激发电极状态，即热状态。并且，上述高频匹配单元72包括：设置在配线60中的高频匹配电路74；检波器76，与该高频匹配电路74并联连接，检测来自等离子体电极56A、56B侧的反射波；和控制部78，根据该检波器76的输出调整并控制上述高频匹配电路74的阻抗，例如由微机等构成。这时的高频电路的等效电路如图3所示。
    [0067]即，这里在两等离子体电极56A、56B之间产生的等离子体P作为负载对高频电源58发生作用，该等离子体P等效于电容器C、线圈L和电阻R的串联电路。并且，上述高频匹配电路74由分别相对于上述各等离子体电极56A、56B串联连接的2个线圈L1、L2和相对于上述等离子体P的负载并联连接的2个电容器C1、C2构成。这里上述线圈L1、L2构成作为第一电抗的电感性电抗，上述电容器C1、C2构成作为第二电抗的电容性电抗。这时，上述两电容器C1、C2都是可变的。并且，将一个电容器C1连接在比两线圈L1、L2更接近等离子体电极56A、56B侧的配线60之间，将另一个电容器C2连接在比两线圈L1、L2离开等离子体电极56A、56B更远侧的配线60之间，形成所谓的π型匹配电路。
    [0068]下面，说明使用上述结构的等离子体处理装置进行的等离子体处理方法。这里，作为等离子体处理，以通过等离子体CVD在晶片表面上形成硅氮化膜的情况为例进行说明。
    [0069]首先，使处于载置有常温的多片例如50片300mm大小的晶片W的状态的晶舟20从达到规定温度的处理容器12的下方上升并装载到该处理容器12内，通过由盖部件26关闭总管16的下端开口部将容器内密闭起来。
    [0070]并且，对处理容器12内进行抽真空，维持在规定的处理压力，并且增大向加热单元70的供给电力，从而使晶片温度上升，维持处理温度，分别交替间歇地从等离子体气体供给单元38和成膜气体供给单元40供给各种处理气体，在支承在旋转的晶舟20上的晶片W的表面形成硅氮化膜。
    [0071]具体而言，从设置在等离子体发生部48内的等离子体气体分散喷嘴42的各气体喷射孔42A向水平方向喷射NH3气，并且，从成膜气体分散喷嘴44的各气体喷射孔44A向水平方向喷射作为成膜气体的HCD气体，两气体的反应形成硅氮化膜。这时，将来自高频电源58的高频电压施加在等离子体发生部48的两等离子体电极56A、56B之间。因此，从上述等离子体气体分散喷嘴44的各气体喷孔44A喷出的NH3气流入施加有高频电压的等离子体电极56A、56B之间，在那里被等离子体化而活性化，产生例如N*、NH*、NH2*、NH3*(记号*表示自由基)等的自由基(活性种)。使该自由基从等离子体发生部48的开口52向处理容器12内的中心方向放出并扩散，在晶片W相互之间以层流状态进行流动。并且，上述各自由基与附着在晶片W表面的HCD气体分子反应，如上所述形成硅氮化膜。
    [0072]并且，在这种成膜动作中，由图2或图3所示的检波器76检测来自等离子体P的反射波，控制部78自动地控制高频匹配电路74的阻抗，使得该反射波为“零”，进行匹配。在图3所示的情况下，适当地调整电容器C1、C2的值。这里，例如设由等离子体P构成的负载的阻抗为“a+jb”时，控制部78进行调节，使得上述高频匹配电路74和等离子体P的负载为“50Ω”。
    [0073]当如上所述进行阻抗匹配时，设两电容器C1、C2的合成阻抗为“-i/(ωC)”，两线圈L1、L2的阻抗分别为“+jωL1”和“+jωL2”，因为虚部为零，所以有下式成立。
    [0074]ωL1+ωL2-1/(ωC)＝0
    [0075]因此，等离子体P中的负载两端的电位、即等离子体电极56A(点a)和等离子体电极56B(点b)的电位，如图4(A)和图4(B)所示，相位偏移180度。
    [0076]图4是表示等离子体负载两端的电位及其合成电位的曲线图。图4(A)表示一个等离子体电极56A(点a)的电位Va，图4(B)表示另一个等离子体电极56B(点b)的电位Vb。因此，电位“零”的中间位置位于负载即等离子体P中的二分之一的位置，由此，这里成为假想的地(接地)。结果，如图4(C)所示，两等离子体电极56A、56B之间的电位差Vab(＝Va-Vb)以2倍的振幅进行变化。
    [0077]这样，通过使两等离子体电极56A、56B均不接地而处于激发电极状态(热状态)，与如图8所示的现有的高频电路中使两电极中的任一个接地的情况相比，能够在等离子体P上施加2倍的电压。结果，不仅能够增高等离子体密度，也能够提高等离子体生成效率。
    [0078]此外，通过如上所述使两等离子体电极56A、56B均不接地而处于激发电极状态(热状态)，能够增加电极面积，与此相应，能够抑制每单位面积的电功率(电压)。这样一来通过抑制每单位面积的电功率，使电位差减小，可以抑制由等离子体P中的离子引起的对等离子体电极56A、56B和处理容器12(等离子体区划壁54)的损害。
    [0079]这里，通过模拟(simulation)测定等离子体电极间的等离子体密度，在图5中表示其测定结果。在图5中，曲线A表示现有装置的等离子体密度分布，曲线B表示本发明装置的等离子体密度。如图所示，现有装置的曲线A仅显示在左侧电极、即热状态的电极附近的1个等离子体密度的峰值。与此相对，本发明装置的曲线B在两电极附近分别显示等离子体密度的峰值，可以确认能够整体地提高等离子体密度。
    [0080]此外，如图4(A)和图4(B)所示，图4(B)所示的电压波形相对于图4(A)所示的电压波形相位偏移180度，但是通过适当地改变图1中的可变电容器C1、C2，能够改变图4(B)所示的电压波形的相位差。图6是表示电压波形的相位差变化的状态的图。图6(A)表示与图4(A)相同的电压波形，图6(B)表示从图6(A)相位偏移90度时的电压波形，图6(C)表示从图6(A)相位偏移180度时的电压波形。
    [0081]这样，因为能够任意地改变等离子体电极56A、56B之间的电压相位，所以不仅能够改变等离子体密度，也能够改变等离子体的与时间有关的稳定性，能够得到与处理对应的最佳的等离子体密度。
    [0082]此外，在图1所示的装置例中，两电容器C1、C2都是可变的，但是不限定于此，只要是由电容器C1、C2构成的2个电容性电抗和由线圈L1、L2构成的2个电感性电抗中的至少1个电抗为可变的结构即可。
    [0083]此外，高频匹配电路74的构成不限定于图3所示的构成，也可以为例如如图7所示的构成。图7是表示高频匹配电路的变形例的电路图。图7(A)所示的电路，使在图3(A)所示的电路中作为电感性电抗的线圈L1、L2和作为电容性电抗的电容器C1、C2的连接关系相反，两电容器C1、C2分别相对于来自负载的各配线60串联连接，以夹着该电容器C1、C2的方式相对于负载并联连接两线圈L1、L2。并且，这里可以改变两线圈L1、L2。
    [0084]图7(B)所示的电路，取下在图3所示的电路中相对于负载并联连接的一个电容器，即接近负载侧的电容器C1，形成开放状态的电路构成；与此相对，图7(C)所示的电路，取下在图3所示的电路中相对于负载并联连接的另一个电容器，即离负载远的一侧的电容器C2，形成开放状态的电路构成，电容器C2或电容器C1都是可变的。
    [0085]图7(D)所示的电路，取下在图7(A)所示的电路中相对于负载并联连接的一个线圈，即接近负载侧的线圈L1，形成开放状态的电路构成；与此相对，图7(E)所示的电路，取下在图7(A)所示的电路中相对于负载并联连接的另一个线圈，即离负载远的一侧的线圈C2，形成开放状态的电路构成，线圈L2或线圈L1都是可变的。
    [0086]此外，这里以硅氮化膜的成膜处理为例进行了说明，但是也可以是其它种类的膜的成膜处理，进一步不限定于成膜处理，也能够将本发明应用于等离子体刻蚀处理、等离子体灰化处理等。
    [0087]并且，这里我们以能够一次处理多片半导体晶片的立式分批式等离子体处理装置为例进行了说明，但是不限定于此，也能够将本发明应用于每次处理1片半导体晶片的单片式等离子体处理装置。这时，可以构成为，例如将作为载置并保持半导体晶片的被处理体保持单元的基座、和供给包含等离子体气体的处理气体等的喷头部件作为两等离子体电极。
    [0088]此外，作为被处理体，不限定于半导体晶片，也能够将本发明应用于玻璃基板和LCD基板。
    同族专利
    暂无同族专利