바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드;상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드; 및상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 반도체 메모리 패키지를 위하여 사용되는 반전 터미네이션 데이터 스트로우브 신호 패드를 구비하는 것을 특징으로 하는 반도체 메모리 칩.
제1 항에 있어서, 상기 반도체 메모리 칩은 상기 제1 반도체 메모리 패키지를 위하여 상기 상위 데이터 패드들을 통하여 상위 데이터를 전송하나, 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 하위 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 칩.
제2 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 하위 데이터 마스크 신호 패드와 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 데이터 마스크 신호/터미네이션 데이터 스트로우부 신호 패드를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 칩.
제3 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 스트로우브 신호 쌍 패드들과 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 추가 데이터 스트로우브 신호 쌍 패드들을 구비하는 것을 특징으로 하는 반도체 메모리 칩.
제4 항에 있어서, 상기 상위 데이터 마스크 신호 패드는 상기 상위 데이터 패드 영역내의 좌측 하부에 배치되고, 상기 하위 데이터 마스크 신호 패드는 상기 하위 데이터 패드 영역내의 우측 상부에 배치되고, 상기 상위 데이터 스트로우브 신호 쌍 패드들은 상기 상위 데이터 패드 영역내의 우측 상부에 배치되고, 상기 반전 터미네이션 데이터 스트로우브 신호 패드는 상기 추가 패드 영역내의 좌측 상부에 배치되고, 상기 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드는 상기 추가 패드 영역내의 우측에 배치되고, 상기 추가 데이터 스트로우브 신호 쌍 패드들은 상기 추가 패드 영역내의 상기 반전 터미네이션 데이터 스트로우브 신호 패드 아래쪽에 배치되는 것을 특징으로 하는 반도체 메모리 칩.
제3 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 반전 터미네이션 데이터 스트로우브 신호 패드의 아래쪽에 빈 영역을 구비하는 것을 특징으로 하는 반도체 메모리 칩.
제6 항에 있어서, 상기 상위 데이터 마스크 신호 패드는 상기 상위 데이터 패드 영역내의 좌측 하부에 배치되고, 상기 하위 데이터 마스크 신호 패드는 상기 하위 데이터 패드 영역내의 우측 상부에 배치되고, 상기 반전 터미네이션 데이터 스트로우브 신호 패드는 상기 추가 패드 영역내의 좌측에 배치되고, 상기 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드는 상기 추가 패드 영역내의 우측에 배치되는 것을 특징으로 하는 반도체 메모리 칩.
제2 항에 있어서, 상기 제1, 제2, 및 제3 반도체 메모리 패키지들은 ×16n, ×8n, ×4n (n은 1이상의 정수) 반도체 메모리 패키지들이고, JEDEC에 의해서 표준화된 볼 배치들을 가지는 것을 특징으로 하는 반도체 메모리 칩.
바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드;상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드; 및상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 하위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드를 구비하는 것을 특징으로 하는 반도체 메모리 칩.
제9 항에 있어서, 상기 반도체 메모리 칩은 상기 제1 반도체 메모리 패키지를 위하여 상기 상위 데이터 패드들을 통하여 상위 데이터를 전송하나, 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 하위 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 칩.
제10 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 스트로우브 신호 쌍 패드들과 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 추가 데이터 스트로우브 신호 쌍 패드들을 구비하는 것을 특징으로 하는 반도체 메모리 칩.
제11 항에 있어서, 상기 하위 데이터 마스크 신호 패드는 상기 하위 데이터 패드 영역내의 우측 상부에 배치되고, 상기 상위 데이터 스트로우브 신호 쌍 패드들은 상기 상위 데이터 패드 영역내의 우측 상부에 배치되고, 상기 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드는 상기 추가 패드 영역내의 우측에 배치되고, 상기 추가 데이터 스트로우브 신호 쌍 패드들은 상기 추가 패드 영역내의 좌측에 상기 상위 데이터 스트로우브 신호 쌍 패드들과 인접하게 배치되는 것을 특징으로 하는 반도체 메모리 칩.
바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드, 상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드, 및 상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 반도체 메모리 패키지를 위하여 사용되는 반전 터미네이션 데이터 스트로우브 신호 패드를 구비하는 반도체 메모리 칩; 및상기 반도체 메모리 칩의 상기 상위 데이터 패드들 및 상기 반전 터미네이션 데이터 스트로우브 신호 패드와 대응하는 위치들에 배치되는 제1 기판 패드들을 구비하고, 상기 제1 기판 패드들과 대응하는 상기 제2 반도체 메모리 패키지의 제1 볼들을 연결하는 라인들이 배치되는 인쇄 회로 기판을 구비하는 것을 특징으로 하는 반도체 메모리 패키지.
제13 항에 있어서, 상기 반도체 메모리 칩은 상기 제1 반도체 메모리 패키지를 위하여 상기 상위 데이터 패드들을 통하여 상위 데이터를 전송하나, 상기 제2 및 제3 반도체 메모리 패키지를 위하여 하위 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 패키지.
제14 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 하위 데이터 마스크 신호 패드와 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드를 추가적으로 구비하고,상기 인쇄 회로 기판은 상기 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드와 대응하는 위치에 배치된 제2 기판 패드를 구비하고, 상기 제2 기판 패드와 대응하는 상기 제2 및 제3 반도체 메모리 패키지들의 제2 볼을 연결하는 라인이 배치되는 것을 특징으로 하는 반도체 메모리 패키지.
제15 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 스트로우브 신호 쌍 패드들과 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 추가 데이터 스트로우브 신호 쌍 패드들을 구비하고,상기 인쇄 회로 기판은 상기 추가 데이터 스트로우브 신호 쌍 패드들과 대응하는 위치들에 배치된 제3 기판 패드들을 구비하고, 상기 제3 기판 패드들과 대응하는 상기 제2 및 제3 반도체 메모리 패키지들의 제3 볼들을 연결하는 라인들이 배치되는 것을 특징으로 하는 반도체 메모리 패키지.
제14 항에 있어서, 상기 제1, 제2, 및 제3 반도체 메모리 패키지들은 ×16n, ×8n, ×4n (n은 1이상의 정수) 반도체 메모리 패키지들이고, JEDEC에 의해서 표준화된 볼 배치들을 가지는 것을 특징으로 하는 반도체 메모리 패키지.
바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드, 상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드, 및 상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 하위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드를 구비하는 반도체 메모리 칩; 및상기 반도체 메모리 칩의 상기 상위 데이터 패드들 및 상기 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드와 대응하는 위치들에 배치되는 제1 기판 패드들을 구비하고, 상기 제1 기판 패드들과 대응하는 상기 제2 또는 제3 반도체 메모리 패키지의 제1 볼들을 연결하는 라인들이 배치되는 인쇄 회로 기판을 구비하는 것을 특징으로 하는 반도체 메모리 패키지.
제18 항에 있어서, 상기 반도체 메모리 칩은 상기 제1 반도체 메모리 패키지를 위하여 상기 상위 데이터 패드들을 통하여 상위 데이터를 전송하나, 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 하위 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 패키지.
제19 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 스트로우브 신호 쌍 패드들과 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 추가 데이터 스트로우브 신호 쌍 패드들을 구비하고,상기 인쇄 회로 기판은 상기 추가 스트로우브 스트로우브 신호 쌍 패드들과 대응하는 위치들에 배치된 제2 기판 패드들을 구비하고, 상기 제2 기판 패드들과 대응하는 상기 제2 또는 제3 반도체 메모리 패키지의 제3 볼들을 연결하는 라인들이 배치되는 것을 특징으로 하는 반도체 메모리 패키지.