一种集成于OrCAD Capture CIS的SIP原理图规则检查错误反标工具
Microelectronics & Computer（2023）
摘要
系统级封装(System in Packet,SiP)技术将多个子系统集成在一个封装内,具有组装方式灵活、研发周期短等优势,在电子设备小型化的进程中具有广阔的发展前景.在SiP的设计流程中,原理图设计是否正确往往决定了整体设计的成败.然而,原理图设计中出现的连接性错误通常需要工程人员花费大量时间进行查找对比,从而确定错误的位置.为了提高原理图连接性错误检查的效率,提出了 一种应用于SiP系统级封装原理图设计阶段的连接性规则检查错误反标工具,由工具命令语言(Tool Command Language,TCL)开发.该工具以插件形式集成于OrCAD Capture CIS工具中,可以配合已有的原理图规则检查工具,使用户可以通过图形界面获取并分析规则检查工具生成的有效错误信息,并将错误信息清晰直观的反标于原理图的相应位置.通过对由26页原理图组成的测试系统进行错误反标测试,该工具可以在数秒内将原理图中的连接性错误信息反标在原理图的对应位置,使设计人员可以快速定位错误的位置,有效的提高了原理图设计阶段连接性检查的效率.
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