1.一种集成电路，包括：多条输出通路，用于接收第一、第二、第三和第四数据比特构成的数据比特组，所述数据通路中每条数据通路并行接收所述数据比特；与所述输出通路相连的输出选择器，用于从所述输出通路接收所述数据比特；以及输出级，用于接收由所述输出选择器传送的数据比特，以便在2个时钟信号周期内以序列形式将所述数据比特输出到数据缓冲区，其中，所述序列中的第一和第三数据比特在第一使能信号的交替相位下输出，而所述序列中的第二和第四数据比特在第二使能信号的交替相位下输出，其中，所述第一和第二使能信号不是同步的。
2.如权利要求1所述的集成电路，其特征在于，所述输出通路中的每条输出通路均包括：多个输入节点，用于接收所述数据比特；与所述输入节点相连的输入选择器，用于从所述数据比特中产生选定的数据比特；以及与所述输入选择器相连的第一锁存器，用于接收所述选定的数据比特；以及与所述第一锁存器相连的第二锁存器，用于从所述第一锁存器接收所述选定的数据比特，其中，来自一条输出通路的所述选定的数据比特不同于来自另一条输出通路的所述选定的数据比特。
3.如权利要求2所述的集成电路，其特征在于，所述输出通路的第一锁存器由第一传播控制信号控制，所述输出通路的一半的第二锁存器由第二传播控制信号控制，而所述输出通路的另一半的第二锁存器由第三传播控制信号控制，其中，激活所述传播控制信号以便将所述数据比特从所述锁存器传送到所述输出选择器。
4.如权利要求1所述的集成电路，其特征在于，从所述输出选择器传送给所述输出级的数据比特由多个定时信号控制，其中，按顺序激活所述各定时信号以便以串行方式将所述数据比特组从所述输出选择器传送到所述输出级。
5.如权利要求1所述的集成电路，其特征在于，所述时钟信号的频率范围在66兆赫兹到300兆赫兹之间。
6.一种集成电路，包括：多条输出通路，其中每条所述输出通路包括：多个输入节点，用于接收一组数据比特；输入选择器，用于提供从所述数据比特中选定的数据比特；与所述输入选择器相连的第一锁存器，用于接收所述选定的数据比特；和与所述第一锁存器相连的第二锁存器，用于从所述第一锁存器接收所述选定的数据比特，其中，来自每一条所述输出通路的所述选定的数据比特是不同的；与所述输出通路相连的输出选择器，用于从每一条所述输出通路接收所述选定的数据比特；以及与所述输出选择器相连的输出级，所述输出级从所述输出选择器串行接收选定的比特并在2个时钟周期内将所述选定的比特提供给数据缓冲区。
7.如权利要求6所述的集成电路，其特征在于，所述输出通路的数目为4。
8.如权利要求6所述的集成电路，其特征在于，所有所述输出通路的第一锁存器由第一传播控制信号控制，所述输出通路的一半的第二锁存器由第二传播控制信号控制，而所述输出通路的另一半的第二锁存器由第三传播控制信号控制。
9.如权利要求6所述的集成电路，其特征在于，从所述输出选择器传送给所述输出级的数据比特由多个定时信号控制，其中，按顺序激活所述定时信号以便将所述数据比特组从所述输出选择器串行传送到所述输出级。
10.一种集成电路，包括：多个输入节点，用于并行接收M个数据比特构成的数据比特组；数据缓冲区；以及连在所述输入节点和所述数据缓冲区之间的N条输出通路，所述输出通路中的每条输出通路传送所述M个数据比特构成的数据比特组中的不同比特，其中，通过激活多个定时信号将所述M个数据比特构成的数据比特组传送到所述数据缓冲区，第一和第二使能信号在不同时刻激活所述定时信号，其中，所述各使能信号不同步，以及M和N大于2。
11.如权利要求10所述的集成电路，其特征在于M等于N。
12.如权利要求10所述的集成电路，其特征在于M为4而N也为4。
13.如权利要求10所述的集成电路，其特征在于，通过激活第一两个定时信号而在第一时钟周期内将所述M个数据比特中一半数据比特传送到所述数据缓冲区，而通过激活第二两个定时信号而在第二时钟周期内将所述M个数据比特中另一半数据比特传送到所述数据缓冲区，其中M大于2。
14.如权利要求13所述的集成电路，其特征在于，所述第一两个定时信号之一在所述第一使能信号的下降沿之后被激活，而所述第一两个定时信号中另一个信号在所述第二使能信号的上升沿之后被激活，以及，所述第二两个定时信号之一在所述第一使能信号的上升沿之后被激活，而所述第二两个定时信号中另一个信号在所述第二使能信号的下降沿之后被激活。
15.一种存储器件，包括：多个存储单元，用于存储多个数据比特；多条输出通路，用于从所述存储单元接收由第一、第二、第三和第四数据比特构成的数据比特组，所述输出通路中每条输出通路并行接收所述数据比特；与所述输出通路相连的输出选择器，用于从所述输出通路接收所述数据比特；以及输出级，用于接收由所述输出选择器传送的数据比特以在2个时钟信号周期内将所述数据比特以串行序列形式输出到数据缓冲区，其中，在第一使能信号的交替相位下输出所述序列中的第一和第三数据比特，而在第二使能信号的交替相位下输出所述序列中的第二和第四数据比特，其中，所述第一使能信号和第二使能信号不同步。
16.如权利要求15所述的存储器件，其特征在于，所述输出通路中每条输出通路从所述数据比特组中选择数据比特，其中从每条所述输出通路中选出的每个数据比特是不同的。
17.如权利要求15所述的存储器件，其特征在于，所述输出通路中每条输出通路根据所述存储器件的地址比特的逻辑值从所述数据比特中选择数据比特。
18.如权利要求15所述的存储器件，其特征在于，所述输出级根据所述存储器件的地址比特的逻辑值输出所述数据比特。
19.一种存储器件，包括：多个存储单元，用于存储多个数据比特；多条数据通路，每条所述数据通路包括：多个输入节点，用于从所述存储单元接收数据比特组；输入选择器，用于提供从所述数据比特中选出的比特；与所述输入选择器相连的第一锁存器，用于接收所述选定的比特；以及与所述第一锁存器相连的第二锁存器，用于从所述第一锁存器接收所述选定的比特，其中，从每条所述输出通路接收的所述选定的比特是各不相同的；与所述输出通路相连的输出选择器，用于从所述输出通路中每条输出通路接收所述选定的比特；以及与所述输出选择器相连的输出级，所述输出级从所述输出选择器串行接收选定的比特并在2个时钟周期内将所述选定的比特提供给数据缓冲区。
20.如权利要求19所述的存储器件，其特征在于，所述输出通路的所述第一锁存器由第一传播控制信号控制，所述输出通路的一半的所述第二锁存器由第二传播控制信号控制，而所述输出通路的另一半的所述第二锁存器由第三传播控制信号控制，其中，激活所述各传播控制信号以便将所述数据比特从所述锁存器传送到所述输出选择器。
21.如权利要求20所述的存储器件，其特征在于，当第一个输出数据比特在所述存储器件接收到读指令之后2个时钟周期内出现在所述数据缓冲区时，所述第一传播控制信号总是激活的。
22.如权利要求20所述的存储器件，其特征在于，当第一个输出数据比特在所述存储器件收到读指令之后3个时钟周期内出现在所述数据缓冲区时，所述第一传播控制信号总是被激活的。
23.如权利要求20所述的存储器件，其特征在于，当第一个输出数据比特在所述存储器件接收到读指令之后4个时钟周期内出现在所述数据缓冲区时，在所述第二传播控制信号的转换之间以及在所述第三传播控制信号的转换之间，激活所述第一传播控制信号。
24.如权利要求20所述的存储器件，其特征在于，当第一个输出数据比特在所述存储器件收到读指令之后5个时钟周期内出现在所述数据缓冲区时，在所述第二传播控制信号的转换之间以及在所述第三传播控制信号的转换之间，激活所述第一传播控制信号。
25.如权利要求20所述的存储器件，其特征在于，当第一个输出数据比特在所述存储器件收到读指令之后隔3个以上时钟周期出现在所述数据缓冲区时，在所述第二传播控制信号的转换之间以及在所述第三传播控制信号的转换之间，激活所述第一传播控制信号。
26.一种存储器件，包括：多个存储单元，用于存储多个数据比特；多个输入节点，用于从所述存储单元并行接收M个数据比特构成的数据比特组；数据缓冲区；以及连接在所述输入节点和所述数据缓冲区之间的N条输出通路，所述输出通路中每条输出通路传送所述M个数据比特构成的数据比特组，其中，通过激活多个定时信号将所述M个数据比特构成的数据比特组串行传送到所述数据缓冲区，由第一和第二使能信号在不同时刻激活所述各定时信号，其中，所述使能信号不同步，且M和N大于2。
27.如权利要求26所述的存储器件，其特征在于输出通路的数目为4。
28.如权利要求26所述的存储器件，其特征在于M等于N。
29.如权利要求26所述的存储器件，其特征在于，M为4和N也为4。
30.如权利要求26所述的存储器件，其特征在于，通过激活第一两个定时信号而在第一时钟周期内将所述M个比特中一半比特传送到所述数据缓冲区，而通过激活第二两个定时信号而在第二时钟周期内将所述M个比特中另一半比特传送到所述数据缓冲区，其中M大于2。
31.一种用于处理器和存储器件之间数据通信的系统，包括：处理器；以及与所述处理器相连的存储器件，所述存储器件包括：多个存储单元，用于存储多个数据比特；多个输入节点，用于从所述存储单元并行接收M个数据比特构成的数据比特组；数据缓冲区；以及连接在所述输入节点和所述数据缓冲区之间的N条输出通路，所述输出通路中每条输出通路传送所述M个数据比特构成的数据比特组，其中，通过激活多个定时信号而将所述M个数据比特构成的数据比特组串行传送到所述数据缓冲区，由第一和第二使能信号在不同时刻激活所述各定时信号，其中，所述使能信号不同步，且M和N大于2。
32.如权利要求31所述的系统，其特征在于还包括：用于所述处理器和所述存储器件之间数据通信的数据总线；以及用于提供所述存储器件的存储单元地址位置的地址总线。
33.一种操作存储器件的方法，所述方法包括：访问存储单元中的M个数据比特，其中M大于2；将所述M个数据比特并行传送到输出电路；以及在两个时钟信号周期内根据第一和第二使能信号，从所述输出电路将所述M个数据比特串行输出到数据缓冲区，其中，所述第一使能信号允许将偶数据比特输出到所述数据缓冲区，而所述第二使能信号允许将奇数据比特输出到所述数据缓冲区，其特征在于还包括：接收地址比特；根据所述地址比特中一些比特的逻辑值确定传送顺序；以及根据所述传送顺序将所述M个数据比特从所述输出电路传送到所述数据缓冲区。
34.如权利要求33所述的方法，其特征在于还包括根据所述第一和第二使能信号激活多个定时信号。
35.一种传送数据的方法，所述方法包括：并行读取M个数据比特到多条输出通路，其中M大于2；将所述M个数据比特从所述输出通路传送到输出选择器，其中，所述输出通路中每条输出通路传送不同的数据比特；激活第一和第二使能信号；根据所述第一和第二使能信号顺序地激活多个定时信号；在所述各定时信号发生转换之后将所述M个数据比特顺序传送到输出级；以及在两个时钟信号周期内将所述M个数据比特输出到数据缓冲区。
36.如权利要求35所述的方法，其特征在于，读M个数据比特包括访问多个存储单元。
37.如权利要求35所述的方法，其特征在于，传送来自所述输出通路的M个数据比特包括从每条所述输出通路上的所述M个数据比特中选择不同的比特。
38.如权利要求35所述的方法，其特征在于，激活所述第一和第二使能信号包括激活具有不同相位的信号。
39.如权利要求35所述的方法，其特征在于，激活多个定时信号包括：根据所述第一使能信号的第一相位激活第一定时信号；根据所述第二使能信号的第一相位激活使第二定时信号；根据所述第一使能信号的第二相位激活第三定时信号；以及根据所述第二使能信号的第二相位激活第四定时信号。
40.如权利要求35所述的方法，其特征在于，激活多个定时信号包括：在所述第一使能信号的转换之后激活第一定时信号；在所述第二使能信号的转换之后激活第二定时信号；在所述第一使能信号的不同的转换之后激活第三定时信号；以及在所述第二使能信号的不同的转换之后激活第四定时信号，其中，所述第一使能信号的转换在所述第二使能信号的转换之间。
41.如权利要求35所述的方法，其特征在于，激活多个定时信号包括：在所述第一使能信号的下降沿之后激活第一定时信号；在所述第二使能信号的下降沿之后激活第二定时信号；在所述第一使能信号的上升沿之后激活第三定时信号；以及在所述第二使能信号的上升沿之后激活第四定时信号，其中，所述第一使能信号的所述下降沿在所述第二使能信号的所述下降沿和所述上升沿之间。
42.如权利要求35所述的方法，其特征在于，输出所述M个数据比特包括：在激活第一定时信号之后输出第一数据比特；在激活第二定时信号之后输出第二数据比特；在激活第三定时信号之后输出第三数据比特；在激活第四定时信号之后输出第四数据比特。
