专

Hermetic high temperature dielectric conduit assemblies

6929856338A2

发明人

受让人

HUYNH J (HUYN-Individual), PETRUCHA M (PETR-Individual), BLOOM ENERGY CORP (BLOO-C), BLOOM ENERGY CORP (BLOO-C), BLOOM ENERGY CORP (BLOO-C)

申请人

SOC CIV DETUDES DE LINDECHIRABLE GRIMSON

申请号

532185

申请日

2015-11-17

公开(公告)号

6929856338A2

公开(公告)日

1935-11-24

IPC分类号

E21B043/16A61K047/06A61K047/26A61K047/32A61K047/34A61K047/44A61K009/00A61K009/113A61K009/50A61K031/7088A61K035/12A61K038/00A61K038/18A61K038/43A61K039/00A61K039/395A61K047/10A61K047/14A61K047/20A61K047/36A61K047/38A61K048/00A61K009/10A61K009/107A61K009/48A61M005/20A61M005/28E21B000/00A61K009/127

CPC分类号

优先权号

277942

优先权日

1994-11-10

摘要

The switch has a cascade circuit of series-connected semiconductor components for an operational voltage supply to the i.c. engine spark plug. The semiconductor components have each a barrier layer capacity. The coupling between each two components forms parasitic earth capacity determined by the electric field distribution.

The tilting current through the semiconductor components (T1-n) prior to attaining the conductor state, lies within a specified region w.r.t. the shifting current. The latter is induced by an operational voltage rise at the barrier layer (C1) and last capacity (C2) of the cascade circuit, changing during component switching.

ADVANTAGE -Widely symmetrical voltage division at low-cost design without additional switching members. @(6pp Dwg.No.1/3)@

权利要求

1 . A method of wireless communications, comprising: receiving, by a user equipment (UE), information of one or more sounding reference signal (SRS) patterns; generating, by the UE, one or more rate matching parameters based on the information; determining, by the UE, whether an uplink signal is an orthogonal frequency division multiplexing with cyclic prefix (CP-OFDM) signal or a discrete Fourier transform spread OFDM (DFT-S-OFDM) signal; and determining, by the UE, a number of clusters that can be used by the UE for uplink transmissions based on the determination of the uplink signal being a CP-OFDM signal or a DFT-S-OFDM signal, wherein the number of clusters is different for the uplink signal being a CP-OFDM signal or a DFT-S-OFDM signal; and transmitting, by the UE, the uplink signal based on the generated one or more rate matching parameters.

2 . The method of claim 1 , further comprising: identifying, by the UE, one or more SRS resources based on the information, wherein the uplink signal is transmitted around the identified one or more SRS resources.

3 . The method of claim 2 , wherein the identified one or more SRS resources are configured semi-statically or independently.

4 . The method of claim 1 , further comprising: performing, by the UE, rate matching for the uplink signal based on the generated one or more rate matching parameters.

5 . The method of claim 1 , further comprising: puncturing, by the UE, the uplink signal based on the generated one or more rate matching parameters.

6 . The method of claim 1 , wherein the uplink signal is a Physical Uplink Shared Channel (PUSCH) or Physical Uplink Control Channel (PUCCH) signal.

7 . The method of claim 1 , wherein the uplink signal is a long PUCCH channel, or a short PUCCH channel, or a PUSCH channel with a duration from one to fourteen symbols.

8 . The method of claim 1 , further comprising: identifying, by the UE, one or more SRS resources based on the information, wherein the uplink signal is transmitted in the identified one or more SRS resources.

9 . The method of claim 1 , further comprising: decreasing, by the UE, the number of clusters in response to the number of clusters being larger than a maximum number of clusters the UE supports.

10 . The method of claim 9 , wherein the clusters are non-contiguous clusters in frequency domain that can be used by the UE for the uplink transmission, and wherein a symbol is an orthogonal frequency division multiplexing (OFDM) symbol.

11 . The method of claim 9 , wherein the decreasing the number of clusters comprises dropping one or multiple of the clusters.

12 . The method of claim 1 , wherein the uplink signal is transmitted when at least one other UE is scheduled to transmit SRS.

13 . The method of claim 1 , wherein the one or more SRS patterns include at least a cell-specific SRS pattern or a UE-specific SRS pattern, and wherein the one or more rate matching parameters are generated based on at least the cell-specific SRS pattern or the UE-specific SRS pattern.

14 . A method of wireless communications, comprising: receiving, by a user equipment (UE), one or more rate matching parameters; determining, by the UE, that the UE is not scheduled to transmit uplink signals in one or more sounding reference signal (SRS) resources based on the received one or more rate matching parameters; determining, by the UE, whether an uplink signal is an orthogonal frequency division multiplexing with cyclic prefix (CP-OFDM) signal or a discrete Fourier transform spread OFDM (DFT-S-OFDM) signal; determining, by the UE, a number of clusters that can be used by the UE for uplink transmissions based on the determination of the uplink signal being a CP-OFDM signal or a DFT-S-OFDM signal, wherein the number of clusters is different for the uplink signal being a CP-OFDM signal or a DFT-S-OFDM signal; and transmitting, by the UE, an uplink signal based on the determinations.

15 . The method of claim 14 , wherein the one or more rate matching parameters includes one or more SRS patterns indicating the one or more SRS resources.

16 . The method of claim 14 , further comprising: identifying, by the UE, the one or more SRS resources based on the one or more rate matching parameters, wherein the uplink signal is transmitted around the identified one or more SRS resources.

17 . The method of claim 14 , further comprising: performing, by the UE, rate matching for the uplink signal based on the one or more rate matching parameters.

18 . The method of claim 14 , further comprising: puncturing, by the UE, the uplink signal based on the one or more rate matching parameters.

19 . The method of claim 14 , wherein the uplink signal is an SRS, a PUSCH signal, or a PUCCH signal.

20 . An apparatus for wireless communications, comprising: a receiver configured to receive signals; a transmitter configured to transmit signals; a memory configured to store instructions; and at least one processor communicatively coupled with the receiver, the transmitter, and the memory, wherein the at least one processor is configured to execute the instructions to: receive, via the receiver, information of one or more sounding reference signal (SRS) patterns; generate one or more rate matching parameters based on the information; determine whether an uplink signal is an orthogonal frequency division multiplexing with cyclic prefix (CP-OFDM) signal or a discrete Fourier transform spread OFDM (DFT-S-OFDM) signal; determine a number of clusters that can be used by the UE for uplink transmissions based on the determination of the uplink signal being a CP-OFDM signal or a DFT-S-OFDM signal, wherein the number of clusters is different for the uplink signal being a CP-OFDM signal or a DFT-S-OFDM signal; and transmit, via the transmitter, the uplink signal based on the generated one or more rate matching parameters.

21 . The apparatus of claim 20 , wherein the at least one processor is configured to execute further instructions to: identify one or more SRS resources based on the information; and transmit, via the transmitter, the uplink signal around the identified one or more SRS resources.

22 . The apparatus of claim 20 , wherein the at least one processor is configured to execute further instructions to: perform rate matching for the uplink signal based on the generated one or more rate matching parameters.

23 . The apparatus of claim 20 , wherein the at least one processor is configured to execute further instructions to: puncture the uplink signal based on the generated one or more rate matching parameters.

24 . The apparatus of claim 20 , wherein the uplink signal is a Physical Uplink Shared Channel (PUSCH) or Physical Uplink Control Channel (PUCCH) signal.

25 . The apparatus of claim 20 , wherein the at least one processor is configured to execute further instructions to: decrease the number of clusters in response to the number of clusters being larger than a maximum number of clusters the apparatus supports.

26 . An apparatus for wireless communications, comprising: a receiver configured to receive signals; a transmitter configured to transmit signals; a memory configured to store instructions; and at least one processor communicatively coupled with the receiver, the transmitter, and the memory, wherein the at least one processor is configured to execute the instructions to: receive, via the receiver, one or more rate matching parameters; determine that the apparatus is not scheduled to transmit uplink signals in one or more sounding reference signal (SRS) resources based on the received one or more rate matching parameters; determine whether an uplink signal is an orthogonal frequency division multiplexing with cyclic prefix (CP-OFDM) signal or a discrete Fourier transform spread OFDM (DFT-S-OFDM) signal; and determine a number of clusters that can be used by the UE for uplink transmissions based on the determination of the uplink signal being a CP-OFDM signal or a DFT-S-OFDM signal, wherein the number of clusters is different for the uplink signal being a CP-OFDM signal or a DFT-S-OFDM signal; and transmit, via the transmitter, an uplink signal based on the determination.

27 . The apparatus of claim 26 , wherein the one or more rate matching parameters includes one or more SRS patterns that indicate the one or more SRS resources.

28 . The apparatus of claim 26 , wherein the at least one processor is configured to execute further instructions to: identify the one or more SRS resources based on the one or more rate matching parameters; and transmit, via the transmitter, the uplink signal around the identified one or more SRS resources.

29 . The apparatus of claim 26 , wherein the at least one processor is configured to execute further instructions to: perform rate matching for the uplink signal based on the one or more rate matching parameters.

30 . The apparatus of claim 26 , wherein the at least one processor is configured to execute further instructions to: puncture the uplink signal based on the one or more rate matching parameters.

说明书

[0001][0001] 본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것이다.

[0002][0002] 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 또는 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다.

[0003][0003] 반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 반도체 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 그 중의 하나가 여러 가지 반도체 칩들을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 온 패키지(Package on package, PoP)이다. 패키지 온 패키지(PoP)는 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.

[0004][0004] 본 발명이 해결하고자 하는 과제는 소형의 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.

[0005][0005] 본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 패키지 및 그의 제조 방법을 제공하는데 있다.

[0006][0006] 본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

[0007][0007] 상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 상기 제 1 기판 상에서 서로 이격되어 배치되는 제 1 반도체 칩 및 수동 소자, 상기 제 1 반도체 칩 및 상기 수동 소자는 페이스 업(face up)으로 배치되고, 상기 제 1 기판 상에서 상기 제 1 반도체 칩 및 상기 수동 소자를 둘러싸는 제 1 몰딩부, 상기 제 1 몰딩부 상에 배치되고, 상기 제 1 반도체 칩 및 상기 수동 소자에 접속되는 제 2 반도체 칩, 상기 제 1 몰딩부 상에서 상기 제 2 반도체 칩을 둘러싸는 제 2 몰딩부, 상기 제 1 몰딩부를 수직으로 관통하는 제 1 관통 전극들, 상기 제 1 관통 전극들의 적어도 일부는 상기 제 1 기판과 상기 제 2 반도체 칩을 연결하고, 및 상기 제 1 기판 아래에 제공되는 외부 단자들을 포함할 수 있다. 상기 제 1 반도체 칩은 베이스층, 상기 제 2 반도체 칩을 향하는 상기 베이스층의 상부면 상에 제공되는 회로층, 및 상기 베이스층을 관통하여 상기 회로층에 연결되는 비아를 포함할 수 있다.

[0008][0008] 상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 제 1 기판, 상기 제 1 기판 상에서 서로 이격되어 배치되는 제 1 소자 및 제 2 소자, 상기 제 1 소자 및 상기 제 2 소자 상에 배치되는 제 3 소자, 상기 제 1 소자의 제 1 활성면 및 상기 제 2 소자의 제 2 활성면은 상기 제 3 소자의 제 3 활성면과 마주하고, 상기 제 1 기판 상에서 상기 제 1 소자 및 상기 제 2 소자를 둘러싸는 제 1 몰딩부, 상기 제 1 몰딩부 상에서 상기 제 3 소자를 둘러싸는 제 2 몰딩부, 상기 제 1 소자와 상기 제 2 소자 사이에서 상기 제 1 몰딩부를 수직으로 관통하여 상기 제 1 기판과 상기 제 3 소자를 연결하는 제 1 관통 전극들, 상기 제 1 몰딩부를 수직으로 관통하는 제 2 관통 전극들, 및 상기 제 2 몰딩부를 수직으로 관통하여 상기 제 1 관통 전극들과 연결되는 제 3 관통 전극들을 포함할 수 있다. 평면적 관점에서, 상기 제 3 소자는 상기 제 1 소자의 전체 및 상기 제 2 소자의 전체와 오버랩(overlap)될 수 있다.

[0009][0009] 상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 패키지는 하부 패키지, 및 상기 하부 패키지 상에 실장되는 상부 패키지를 포함할 수 있다. 상기 하부 패키지는 제 1 기판, 상기 제 1 기판 상의 제 1 반도체 칩, 상기 제 1 반도체 칩은 상기 제 1 기판을 향하는 제 1 칩 패드들을 갖고, 상기 제 1 기판 상에서 상기 제 1 반도체 칩의 하부면 상에 제공되고 상기 제 1 칩 패드들에 연결되는 제 2 반도체 칩 및 수동 소자, 상기 제 1 기판 상에서 상기 제 2 반도체 칩 및 상기 수동 소자를 둘러싸는 제 1 몰딩부, 상기 제 1 몰딩부를 수직으로 관통하여 상기 제 1 반도체 칩과 상기 제 1 기판을 연결하는 제 1 관통 전극, 상기 제 1 반도체 칩의 일측에서 상기 제 1 몰딩부를 수직으로 관통하여 상기 제 1 기판과 연결되는 제 2 관통 전극, 및 상기 제 1 몰딩부 상에서 상기 제 1 반도체 칩을 둘러싸는 제 2 몰딩부를 포함할 수 있다. 상기 상부 패키지는 상부 패키지 기판, 상기 상부 패키지 기판 상에 실장되는 상부 반도체 칩, 상기 상부 패키지 기판 상에서 상기 상부 반도체 칩을 덮는 상부 몰딩부, 및 상기 상부 패키지 기판 아래에 제공되고, 상기 상부 패키지와 상기 하부 패키지를 연결하는 패키지 연결 단자를 포함할 수 있다.

[0010][0010] 본 발명의 실시예들에 따른 반도체 패키지는 제 1 소자 및 제 2 소자와 제 3 소자의 전기적 연결 거리가 짧을 수 있다. 또한, 제 3 소자와 제 1 패키지 기판 사이의 전기적 연결 거리가 짧을 수 있다. 이에 따라, 반도체 패키지의 전기적 특성이 향상될 수 있다.

[0011][0011] 더하여, 제 1 내지 제 3 소자의 배치에 필요한 면적이 작을 수 있으며, 제 1 및 제 2 소자와 제 3 소자 사이의 간격이 작을 수 있어, 소형화된 반도체 패키지가 제공될 수 있다.

[0012][0012] 도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1의 A 영역을 확대 도시한 도면이다. 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 4 및 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 6 내지 도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도들이다. 도 9 내지 도 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.

[0013][0013] 도면들 참조하여 본 발명의 개념에 따른 반도체 패키지를 설명한다.

[0014][0014] 도 1은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다. 도 2는 도 1의 A 영역을 확대 도시한 도면이다. 도 3은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.

[0015][0015] 도 1 및 도 2를 참조하여, 제 1 패키지 기판(100)이 제공될 수 있다. 제 1 패키지 기판(100)은 상호 적층된 적어도 하나의 기판 배선층을 포함할 수 있다. 각각의 상기 기판 배선층은 제 1 기판 절연층(110) 및 제 1 기판 절연층(110)내의 제 1 기판 배선 패턴(120)을 포함할 수 있다. 어느 하나의 기판 배선층의 제 1 기판 배선 패턴(120)은 인접한 다른 기판 배선층의 제 1 기판 배선 패턴(120)과 전기적으로 연결될 수 있다.

[0016][0016] 제 1 기판 절연층(110)은 절연성 폴리머 또는 감광성 폴리머(photoimageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.

[0017][0017] 제 1 기판 절연층(110) 내에 제 1 기판 배선 패턴(120)이 제공될 수 있다. 제 1 기판 배선 패턴(120)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 1 기판 배선 패턴(120)은 서로 일체로 연결된 헤드 부분 및 테일 부분을 가질 수 있다. 상기 헤드 부분은 제 1 패키지 기판(100) 내의 배선을 수평으로 확장시키는 배선 부분 또는 패드 부분일 수 있다, 상기 테일 부분은 제 1 패키지 기판(100) 내의 배선을 수직으로 연결하는 비아 부분일 수 있다. 제 1 기판 배선 패턴(120)은 T 형상의 단면을 가질 수 있다. 제 1 기판 배선 패턴(120)의 상부면, 즉 제 1 기판 배선 패턴(120)의 상기 헤드 부분의 상부면은 제 1 기판 절연층(110)의 상부면 상으로 노출될 수 있다. 상기 기판 배선층들 중 최상단에 배치되는 기판 배선층의 제 1 기판 배선 패턴(120)의 상기 헤드 부분은 제 1 패키지 기판(100)에 반도체 칩들을 실장하기 위한 제 1 기판 패드(122)에 해당할 수 있다. 제 1 기판 배선 패턴(120)의 하부면, 즉 제 1 기판 배선 패턴(120)의 상기 테일 부분의 하부면은 제 1 기판 절연층(110)의 하부면 상으로 노출될 수 있다. 상기 테일 부분은 그 아래에 배치되는 기판 배선층의 제 1 기판 배선 패턴(120)의 상기 헤드 부분에 접속될 수 있다. 제 1 기판 배선 패턴(120)은 도전 물질을 포함할 수 있다. 예를 들어, 제 1 기판 배선 패턴(120)은 구리(Cu)를 포함할 수 있다.

[0018][0018] 도시하지는 않았으나, 제 1 기판 절연층(110)과 제 1 기판 배선 패턴(120) 사이에 배리어막이 개재될 수 있다. 상기 배리어막은 제 1 기판 배선 패턴(120)의 측면 및 바닥면을 콘포멀(conformal)하게 덮을 수 있다. 제 1 기판 배선 패턴(120)과 기판 절연층(110) 사이의 갭(gap), 즉 상기 배리어막의 두께는 50Å 내지 1000Å일 수 있다. 상기 배리어막은 타이타늄(Ti) 및 탄탈럼(Ta)과 같은 금속을 포함하거나, 또는 타이타늄 질화물(TiN) 및 탄탈럼 질화물(TaN)과 같은 금속 질화물을 포함할 수 있다.

[0019][0019] 상기 기판 배선층들 중 최하단의 기판 배선층 아래에 제 2 기판 패드(124)가 제공될 수 있다. 제 2 기판 패드(124)는 제 1 기판 배선 패턴(120)에 접속될 수 있다. 제 2 기판 패드(124)는 도전 물질을 포함할 수 있다. 예를 들어, 제 2 기판 패드(124)은 구리(Cu)를 포함할 수 있다.

[0020][0020] 상기 최하단의 기판 배선층 아래에 기판 패시베이션막(130)이 제공될 수 있다. 기판 패시베이션막(130)은 제 1 패키지 기판(100)의 하부면 전체를 덮을 수 있다. 이때, 제 2 기판 패드(124)는 기판 패시베이션막(130)의 하부면 상으로 노출될 수 있다.

[0021][0021] 노출되는 제 2 기판 패드(124) 상에 외부 단자들(140)이 제공될 수 있다. 외부 단자들(140)은 솔더 볼(solder ball) 또는 솔더 범프(solder bump)를 포함할 수 있다.

[0022][0022] 제 1 패키지 기판(100) 상에 제 1 소자(200) 및 제 2 소자(300)가 배치될 수 있다.

[0023][0023] 제 1 소자(200)는 제 1 패키지 기판(100)의 상부면 상에 배치될 수 있다. 제 1 소자(200)는 반도체 칩일 수 있다. 예를 들어, 제 1 소자(200)는 메모리 칩(memory chip)일 수 있다. 또는, 제 1 소자(200)는 로직 칩(logic chip)일 수 있다. 제 1 소자(200)는 제 1 패키지 기판(100) 상에 페이스 업(face up)으로 배치될 수 있다. 예를 들어, 제 1 소자(200)는 제 1 패키지 기판(100)을 향하는 후면(200b) 및 후면(200b)과 대향하는 전면(200a)을 가질 수 있다. 이하 본 명세서에서, 전면이라 함은 반도체 칩 내의 집적 소자의 활성면(active surface) 측의 일면으로, 반도체 칩의 패드들이 형성되는 면으로 정의되고, 후면이라 함은 상기 전면에 대향하는 반대면으로 정의될 수 있다. 제 1 소자(200)는 제 1 베이스층(210), 제 1 베이스층(210)의 양면에 제공되는 제 1 회로층(220)과 제 1 패시베이션막(230), 및 제 1 베이스층(210)을 관통하는 적어도 하나의 제 1 비아(240)를 포함할 수 있다.

[0024][0024] 제 1 베이스층(210)은 실리콘(Si)을 포함할 수 있다. 제 1 베이스층(210)의 상부에 집적 소자 또는 집적 회로들이 형성될 수 있다.

[0025][0025] 제 1 회로층(220)은 제 1 베이스층(210)의 상부면 상에 제공될 수 있다. 제 1 회로층(220)은 제 1 베이스층(210) 내에 형성된 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 예를 들어, 제 1 회로층(220)은 제 1 절연 패턴(222) 내에 제공되는 제 1 회로 패턴(224)을 가질 수 있으며, 제 1 회로 패턴(224)은 제 1 베이스층(210) 내에 형성된 집적 소자 또는 집적 회로들에 접속될 수 있다. 제 1 회로 패턴(224)의 일부는 제 1 회로층(220)의 상부면 상으로 노출될 수 있으며, 제 1 회로 패턴(224)의 노출되는 일부는 제 1 소자(200)의 제 1 칩 패드(224, 설명의 편의를 위하여 제 1 회로 패턴과 동일한 참조 번호를 사용하도록 한다.)에 해당할 수 있다. 제 1 회로층(220)이 제공되는 제 1 소자(200)의 상부면(200a)은 제 1 소자(200)의 활성면(active surface)일 수 있다.

[0026][0026] 제 1 패시베이션막(230)은 제 1 베이스층(210)의 하부면 상에 제공될 수 있다. 제 1 패시베이션막(230)은 절연 물질을 포함할 수 있다. 예를 들어, 제 1 패시베이션막(230)은 실리콘 질화물(SiN), 실리콘 산화물(SiO) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.

[0027][0027] 제 1 비아(240)는 제 1 베이스층(210) 및 제 1 패시베이션막(230)을 수직으로 관통할 수 있다. 제 1 비아(240)의 일단은 제 1 패시베이션막(230)의 하부면 상으로 노출될 수 있다. 이때, 제 1 비아(240)의 하부면은 제 1 패시베이션막(230)의 하부면, 즉 제 1 소자(200)의 후면(200b)과 공면(coplanar)을 이룰 수 있으며, 제 1 비아(240)의 하부면과 제 1 패시베이션막(230)의 하부면은 실질적으로 평탄(flat)할 수 있다. 제 1 비아(240)의 다른 일단은 제 1 소자(200)의 전면(200a)을 향해 연장되어, 제 1 회로층(220)과 접할 수 있다. 제 1 비아(240)는 제 1 회로층(220)의 제 1 회로 패턴(224)에 접속될 수 있다.

[0028][0028] 제 1 소자(200)는 제 1 패키지 기판(100)에 실장될 수 있다. 예를 들어, 제 1 소자(200)의 제 1 패시베이션막(230)은 제 1 패키지 기판(100)을 향할 수 있다. 이때, 제 1 소자(200)의 제 1 비아(240)의 아래에는 제 1 칩 단자(250)가 제공될 수 있다. 제 1 소자(200)는 제 1 칩 단자(250)를 통해 제 1 패키지 기판(100)에 실장될 수 있다. 제 1 칩 단자(250)는 제 1 소자(200)의 제 1 비아(240)와 제 1 패키지 기판(100)의 제 1 기판 패드(122)를 연결할 수 있다.

[0029][0029] 다른 실시예들에 따르면, 필요에 따라 제 1 소자(200)의 하부면 상에 추가 칩 패드가 더 제공될 수 있다. 상기 추가 칩 패드는 제 1 패시베이션막(230)의 하부면 상에 제공되어, 제 1 비아(240)에 접속될 수 있다. 이 경우, 제 1 칩 단자(250)는 상기 추가 칩 패드 상에 제공될 수 있으며, 상기 추가 칩 패드와 제 1 기판 패드(122)를 연결할 수 있다.

[0030][0030] 제 1 소자(200)의 전면(200a) 상에 제 1 칩 범프(260)가 제공될 수 있다. 제 1 칩 범프(260)는 제 1 회로층(220)에 전기적으로 연결될 수 있다. 예를 들어, 제 1 칩 범프(260)는 제 1 회로 패턴(224) 중 노출되는 제 1 칩 패드(224)에 접속될 수 있다. 제 1 칩 범프(260)의 두께는 0.1mm 내지 10mm일 수 있다. 제 1 칩 범프(260)의 폭은 제 1 회로층(220)으로부터의 거리에 따라 균일할 수 있다. 제 1 칩 범프(260)는 구리(Cu)를 포함할 수 있다.

[0031][0031] 도시하지는 않았으나, 제 1 칩 범프(260)는 시드막을 더 포함할 수 있다. 상기 시드막은 제 1 칩 범프(260)의 하부면을 덮을 수 있다. 상기 시드막은 제 1 칩 범프(260)와 제 1 소자(200)의 제 1 회로 패턴(224) 사이에 개재될 수 있다. 또는, 상기 시드막은 제 1 칩 범프(260)의 하부면 또는 측면들을 덮을 수 있다. 상기 시드막은 제 1 칩 범프(260)와 제 1 소자(200)의 제 1 회로 패턴(224) 사이로부터 제 1 칩 범프(260)의 측면들 상으로 연장될 수 있다.

[0032][0032] 제 2 소자(300)는 제 1 패키지 기판(100)의 상부면 상에 배치될 수 있다. 제 2 소자(300)는 제 1 소자(200)와 수평으로 이격되어 배치될 수 있다. 제 2 소자(300)는 수동 소자를 포함할 수 있다. 예를 들어, 제 2 소자(300)는 커패시터(capacitor) 소자, 저항(resistor) 소자 또는 이들의 조합일 수 있다. 제 2 소자(300)는 제 1 패키지 기판(100) 상에 페이스 업(face up)으로 배치될 수 있다. 예를 들어, 제 2 소자(300)는 제 1 패키지 기판(100)을 향하는 후면(300b) 및 후면(300b)과 대향하는 전면(300a)을 가질 수 있다. 제 2 소자(300)는 제 2 베이스층(310) 및 제 2 베이스층(310)의 전면(300a)에 제공되는 제 2 회로층(320)을 포함할 수 있다.

[0033][0033] 제 2 베이스층(310)은 실리콘(Si)을 포함할 수 있다. 제 2 베이스층(310)의 상부에 수동 소자가 형성될 수 있다.

[0034][0034] 제 2 회로층(320)은 제 2 베이스층(310)의 상부면 상에 제공될 수 있다. 제 2 회로층(320)은 제 2 베이스층(310) 내에 형성된 수동 소자와 전기적으로 연결될 수 있다. 예를 들어, 제 2 회로층(320)은 제 2 절연 패턴 내에 제공되는 제 2 회로 패턴을 가질 수 있으며, 상기 제 2 회로 패턴은 제 2 베이스층(310) 내에 형성된 수동 소자에 접속될 수 있다. 상기 제 2 회로 패턴의 일부는 제 2 회로층(320)의 상부면 상으로 노출될 수 있으며, 상기 제 2 회로 패턴의 노출되는 일부는 제 2 소자(300)의 제 2 칩 패드에 해당할 수 있다. 제 2 회로층(320)이 제공되는 제 2 소자(300)의 상부면(300a)은 제 2 소자(300)의 활성면(active surface)일 수 있다.

[0035][0035] 제 2 소자(300)의 전면(300a) 상에 제 2 칩 범프(360)가 제공될 수 있다. 제 2 칩 범프(360)는 제 2 회로층(320)에 전기적으로 연결될 수 있다. 예를 들어, 제 2 칩 범프(360)는 상기 제 2 회로 패턴의 노출되는 상기 제 2 칩 패드에 접속될 수 있다. 제 2 칩 범프(360)의 두께는 0.1mm 내지 10mm일 수 있다. 제 2 칩 범프(360)는 구리(Cu)를 포함할 수 있다.

[0036][0036] 제 2 소자(300)는 제 1 패키지 기판(100)에 부착될 수 있다. 예를 들어, 제 2 소자(300)는 접착 필름(370)을 이용하여 제 1 패키지 기판(100)의 상부면에 부착될 수 있다. 접착 필름(370)은 제 2 소자(300)의 제 2 베이스층(310)의 하부면 상에 제공될 수 있다. 예를 들어, 접착 필름(370)은 무기질 접착제 또는 고분자 접착제로 이루어질 수 있다. 상기 고분자 접착제는, 일 예로, 열경화성 수지(thermosetting polymer) 또는 열가소성 수지(thermoplastic polymer)을 포함할 수 있다.

[0037][0037] 제 1 패키지 기판(100) 상에 제 1 몰딩부(410)가 제공될 수 있다. 제 1 몰딩부(410)는 제 1 패키지 기판(100)의 상부면을 덮을 수 있다. 제 1 몰딩부(410)은 평면적 관점에서 제 1 소자(200) 및 제 2 소자(300)를 둘러쌀 수 있다. 제 1 몰딩부(410)는 제 1 소자(200)의 측면들 및 제 2 소자(300)의 측면들을 덮을 수 있고, 제 1 소자(200)의 전면(200a) 및 제 2 소자(300)의 전면(300a)을 덮을 수 있다. 이때, 제 1 몰딩부(410)는 제 1 칩 범프(260) 및 제 2 칩 범프(360)를 둘러싸되, 제 1 칩 범프(260)의 상부면 및 제 2 칩 범프(360)의 상부면을 노출시킬 수 있다. 제 1 몰딩부(410)의 상부면과 제 1 칩 범프(260)의 상부면 및 제 2 칩 범프(360)의 상부면은 공면(coplanar)을 이룰 수 있다. 제 1 몰딩부(410)의 하부면과 제 1 소자(200)의 하부면 및 제 2 소자(300)의 하부면은 공면(coplanar)을 이룰 수 있다. 제 1 몰딩부(410)는 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.

[0038][0038] 제 1 패키지 기판(100) 상에 제 1 관통 전극(420)이 제공될 수 있다. 제 1 관통 전극(420)은 제 1 소자(200)의 일측, 제 2 소자(300)의 일측, 및 제 1 소자(200)와 제 2 소자(300)의 사이 중 적어도 하나에 배치될 수 있다. 설명의 편의를 위하여, 제 1 소자(200)의 일측 또는 제 2 소자(300)의 일측에 위치하는 제 1 관통 전극(420)을 제 1 서브 관통 전극(422)이라 하고, 제 1 소자(200)와 제 2 소자(300) 사이에 위치하는 제 1 관통 전극(420)을 제 2 서브 관통 전극(424)이라 정의한다. 제 1 서브 관통 전극(422)은 평면적 관점에서 후술되는 제 3 소자(600)의 일측에 위치할 수 있고, 제 2 서브 관통 전극(424)은 평면적 관점에서 후술되는 제 3 소자(600)의 아래에 배치될 수 있다. 제 1 관통 전극(420)은 제 1 몰딩부(410)를 수직으로 관통할 수 있다. 제 1 관통 전극(420)의 일단은 제 1 패키지 기판(100)을 향하여 연장되어 제 1 패키지 기판(100)의 기판 배선 패턴(120)에 접속될 수 있다. 제 1 관통 전극(420)의 하부면은 제 1 몰딩부(410)의 하부면과 공면(coplanar)을 이룰 수 있다. 제 1 관통 전극(420)의 다른 일단은 제 1 몰딩부(410)의 상부면으로 노출될 수 있다. 제 1 관통 전극(420)의 상부면은 제 1 몰딩부(410)의 상부면, 제 1 칩 범프(260)의 상부면 및 제 2 칩 범프(360)의 상부면과 공면을 이룰 수 있다. 제 1 관통 전극(420)의 폭은 제 1 패키지 기판(100)을 향할수록 작아질 수 있다. 이와는 다르게, 제 1 관통 전극(420)의 폭은 제 1 패키지 기판(100)으로부터의 거리에 따라 균일할 수 있다.

[0039][0039] 제 1 몰딩부(410) 상에 재배선층(500)이 제공될 수 있다. 재배선층(500)은 서로 적층되는 복수의 재배선 영역들을 포함할 수 있다. 상기 재배선 영역들 각각은 재배선층 절연 패턴(510) 및 재배선층 절연 패턴(510) 내에 제공되는 재배선 패턴(520)을 포함할 수 있다. 어느 하나의 재배선 영역의 재배선 패턴(520)은 인접한 다른 하나의 재배선 영역의 재배선 패턴(520)과 전기적으로 연결될 수 있다. 최하단에 배치되는 상기 재배선 영역의 재배선 패턴(522)은 재배선층 절연 패턴(510)의 하부면 상으로 노출될 수 있으며, 최하단의 재배선 패턴(522)의 노출되는 일부는 재배선층(500)의 제 1 재배선 패드(522, 설명의 편의를 위하여 최하단의 재배선 패턴과 동일한 참조 번호를 사용하도록 한다.)에 해당할 수 있다. 최상단에 배치되는 상기 재배선 영역의 재배선 패턴(524)은 재배선층 절연 패턴(510)의 상부면 상으로 노출될 수 있으며, 최상단의 재배선 패턴(524)의 노출되는 일부는 재배선층(500)의 제 2 재배선 패드(524, 설명의 편의를 위하여 최상단의 재배선 패턴과 동일한 참조 번호를 사용하도록 한다.)에 해당할 수 있다.

[0040][0040] 재배선층(500)은 제 1 소자(200), 제 2 소자(300) 및 제 1 관통 전극(420)에 전기적으로 연결될 수 있다. 예를 들어, 제 1 칩 범프(260), 제 2 칩 범프(360) 및 제 1 관통 전극(420)은 재배선층(500)의 제 1 재배선 패드(522)의 테일 부분에 접속될 수 있다. 재배선층(500)의 제 1 재배선 패드(522)는 제 1 칩 범프(260), 제 2 칩 범프(360) 및 제 1 관통 전극(420)과 접할 수 있다. 재배선층(500)은 제 1 칩 범프(260)를 통해 제 1 소자(200)와 연결될 수 있고, 제 2 칩 범프(360)를 통해 제 2 소자(300)와 연결될 수 있으며, 제 1 관통 전극(420)을 통해 제 1 패키지 기판(100)과 연결될 수 있다.

[0041][0041] 도 1에서는 제 1 소자(200)가 페이스 업(face up)으로 배치되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 도 3에 도시된 바와 같이, 반도체 패키지(12)는 제 1 패키지 기판(100) 상에 페이스 다운(face down)으로 배치된 제 1 소자(200)를 포함할 수 있다. 예를 들어, 제 1 소자(200)는 제 1 패키지 기판(100)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 제 1 베이스층(210)의 하부에 집적 소자 또는 집적 회로들이 형성될 수 있다. 제 1 회로층(220)은 제 1 베이스층(210)의 하부면 상에 제공될 수 있다. 제 1 회로층(220)은 제 1 베이스층(210) 내에 형성된 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 제 1 회로층(220)이 제공되는 제 1 소자(200)의 하부면은 제 1 소자(200)의 활성면(active surface)일 수 있다. 제 1 회로 패턴(224)의 일부는 제 1 회로층(220)의 상부면 상으로 노출될 수 있으며, 제 1 회로층(220)의 제 1 회로 패턴(224)의 노출되는 일부는 제 1 소자(200)의 패드에 해당할 수 있다. 제 1 패시베이션막(230)은 제 1 베이스층(210)의 상부면 상에 제공될 수 있다. 제 1 비아(240)는 제 1 베이스층(210) 및 제 1 패시베이션막(230)을 수직으로 관통할 수 있다. 제 1 비아(240)의 일단은 제 1 패시베이션막(230)의 상부면 상으로 노출될 수 있다.

[0042][0042] 제 1 소자(200)는 제 1 패키지 기판(100)에 실장될 수 있다. 예를 들어, 제 1 소자(200)의 제 1 회로층(220)은 제 1 패키지 기판(100)을 향할 수 있다. 이때, 제 1 소자(200)의 제 1 회로 패턴(224)의 아래에는 제 1 칩 단자(255)가 제공될 수 있다. 제 1 소자(200)는 제 1 칩 단자(255)를 통해 제 1 패키지 기판(100)에 실장될 수 있다. 제 1 칩 단자(255)는 제 1 소자(200)의 제 1 회로 패턴(224)와 제 1 패키지 기판(100)의 제 1 기판 패드(122)를 연결할 수 있다.

[0043][0043] 제 1 패키지 기판(100) 상에 제 1 몰딩부(410)가 제공될 수 있다. 제 1 몰딩부(410)은 평면적 관점에서 제 1 소자(200) 및 제 2 소자(300)를 둘러쌀 수 있다. 제 1 몰딩부(410)는 제 1 소자(200)의 측면들 및 제 2 소자(300)의 측면들을 덮을 수 있고, 제 2 소자(300)의 전면(300a)을 덮을 수 있다. 이때, 제 1 몰딩부(410)의 상부면은 제 1 소자(200)의 상부면과 공면(coplanar)을 이룰 수 있다. 제 1 몰딩부(410)의 상부면과 제 2 칩 범프(360)의 상부면은 공면(coplanar)을 이룰 수 있다.

[0044][0044] 재배선층(500)은 제 1 소자(200), 제 2 소자(300) 및 제 1 관통 전극(420)에 전기적으로 연결될 수 있다. 예를 들어, 제 1 소자(200)의 제 1 비아(240), 제 2 소자(300)의 제 2 칩 범프(360) 및 제 1 관통 전극(420)은 재배선층(500)의 최하단에 배치되는 상기 재배선 영역의 재배선 패턴(520)에 접속될 수 있다. 이하, 도 1 및 도 2의 실시예를 기준으로 계속 설명하도록 한다.

[0045][0045] 도 1 및 도 2를 계속 참조하여, 재배선층(500) 상에 제 3 소자(600)가 배치될 수 있다. 제 3 소자(600)는 재배선층(500)의 상부면 상에 배치될 수 있다. 제 3 소자(600)는 반도체 칩일 수 있다. 예를 들어, 제 3 소자(600)는 로직 칩(logic chip)일 수 있다. 제 3 소자(600)는 중앙 처리 장치(central processing unit; CPU), 그래픽 처리 장치(graphic processing unit; GPU) 또는 신경망 처리 장치(neural processing unit; NPU)와 같은 처리 장치를 포함할 수 있다. 제 3 소자(600)는 재배선층(500) 상에 페이스 다운(face down)으로 배치될 수 있다. 예를 들어, 제 3 소자(600)는 재배선층(500)을 향하는 전면 및 상기 전면과 대향하는 후면을 가질 수 있다. 제 3 소자(600)는 제 1 소자(200) 및 제 2 소자(300)와 수직으로 오버랩(overlap)될 수 있다. 즉, 제 3 소자(600)는 평면적 관점에서 보자면 제 1 소자(200) 및 제 2 소자(300)를 덮을 수 있다. 제 3 소자(600)의 폭은 제 1 소자(200)의 폭 및 제 2 소자(300)의 폭보다 클 수 있다. 제 3 소자(600)의 폭은 제 1 소자(200)의 폭과 제 2 소자(300)의 폭의 합보다 클 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제 1 소자(200)의 폭과 제 2 소자(300)의 폭의 합은 제 3 소자(600)의 폭보다 클 수 있다. 제 3 소자(600)는 제 3 베이스층(610), 제 3 베이스층(610)의 일면에 제공되는 제 3 회로층(620)을 포함할 수 있다.

[0046][0046] 제 3 베이스층(610)은 실리콘(Si)을 포함할 수 있다. 제 3 베이스층(610)의 하부에 집적 소자 또는 집적 회로들이 형성될 수 있다.

[0047][0047] 제 3 회로층(620)은 제 3 베이스층(610)의 하부면 상에 제공될 수 있다. 제 3 회로층(620)은 제 3 베이스층(610) 내에 형성된 집적 소자 또는 집적 회로들과 전기적으로 연결될 수 있다. 예를 들어, 제 3 회로층(620)은 제 3 절연 패턴(622) 내에 제공되는 제 3 회로 패턴(624)을 가질 수 있으며, 제 3 회로 패턴(624)은 제 3 베이스층(610) 내에 형성된 집적 소자 또는 집적 회로들에 접속될 수 있다. 제 3 회로 패턴(624)의 일부는 제 3 회로층(620)의 하부면 상으로 노출될 수 있으며, 제 3 회로 패턴(624)의 노출되는 일부는 제 3 소자(600)의 제 3 칩 패드(624, 설명의 편의를 위하여 제 3 회로 패턴과 동일한 참조 번호를 사용하도록 한다.)에 해당할 수 있다. 제 3 회로층(620)이 제공되는 제 3 소자(600)의 하부면은 제 3 소자(600)의 활성면(active surface)일 수 있다.

[0048][0048] 제 3 소자(600)는 재배선층(500)에 실장될 수 있다. 예를 들어, 제 3 소자(600)의 제 3 회로층(620)은 재배선층(500)을 향할 수 있다. 이때, 제 3 소자(600)의 제 3 회로 패턴(624) 중 노출되는 제 3 칩 패드(624)의 아래에는 제 2 칩 단자(650)가 제공될 수 있다. 제 3 소자(600)는 제 2 칩 단자(650)를 통해 재배선층(500)에 실장될 수 있다. 제 2 칩 단자(650)는 제 3 소자(600)의 제 3 칩 패드(624)과 재배선층(500)의 제 2 재배선 패드(524)를 연결할 수 있다. 제 3 소자(600)는 제 2 칩 단자(650) 및 재배선층(500)을 통해 제 1 소자(200) 및 제 2 소자(300)와 연결될 수 있다. 제 3 소자(600)는 제 2 칩 단자(650), 재배선층(500) 및 제 2 서브 관통 전극(424)을 통해 제 1 패키지 기판(100)에 연결될 수 있다.

[0049][0049] 본 발명의 실시예들에 따르면, 제 1 소자(200), 제 2 소자(300) 및 제 3 소자(600)가 재배선층(500)에 직접 실장될 수 있다. 예를 들어, 제 1 소자(200)의 활성면(active surface) 및 제 2 소자(300)의 활성면(active surface)이 제 3 소자(600)의 활성면(active surface)과 마주할 수 있으며, 제 1 소자(200) 및 제 2 소자(300)가 재배선층(500) 하나만을 이용하여 제 3 소자(600)와 연결될 수 있다. 이에 따라, 제 1 소자(200) 및 제 2 소자(300)와 제 3 소자(600)의 전기적 연결 거리가 짧을 수 있으며, 반도체 패키지(10)의 전기적 특성이 향상될 수 있다.

[0050][0050] 또한, 제 3 소자(600)가 제 1 관통 전극(420)을 이용하여 제 1 패키지 기판(100)에 직접 연결될 수 있어, 제 3 소자(600)와 제 1 패키지 기판(100) 사이의 전기적 연결 거리가 짧을 수 있다.

[0051][0051] 더하여, 소자의 크기에 따라, 넓은 크기의 제 3 소자(600)의 아래에 작은 크기의 제 1 소자(200) 및 제 2 소자(300)를 배치하여, 제 1 내지 제 3 소자(200, 300, 600)의 배치에 필요한 면적이 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.

[0052][0052] 재배선층(500) 상에 제 2 몰딩부(430)가 제공될 수 있다. 제 2 몰딩부(430)는 재배선층(500)의 상부면을 덮을 수 있다. 제 2 몰딩부(430)은 평면적 관점에서 제 3 소자(600)를 둘러쌀 수 있다. 제 2 몰딩부(430)는 제 3 소자(600)의 측면들을 덮을 수 있고, 제 3 소자(600)의 후면을 덮을 수 있다. 제 2 몰딩부(430)는 에폭시 몰딩 컴파운드(EMC)와 같은 절연 물질을 포함할 수 있다.

[0053][0053] 재배선층(500) 상에 제 2 관통 전극(440)이 제공될 수 있다. 제 2 관통 전극(440)은 제 3 소자(600)의 일 측에 배치될 수 있다. 제 2 관통 전극(440)은 제 2 몰딩부(430)를 수직으로 관통할 수 있다. 제 2 관통 전극(440)의 일단은 재배선층(500)을 향하여 연장되어 재배선층(500)의 재배선 패턴(520)에 접속될 수 있다. 제 2 관통 전극(440)의 하부면은 재배선층(500)의 하부면과 공면(coplanar)을 이룰 수 있다. 제 2 관통 전극(440)의 다른 일단은 제 2 몰딩부(430)의 상부면으로 노출될 수 있다. 제 2 관통 전극(440)의 상부면은 제 2 몰딩부(430)의 상부면과 공면을 이룰 수 있다. 제 2 관통 전극(440)의 폭은 재배선층(500)을 향할수록 작아질 수 있다. 이와는 다르게, 제 2 관통 전극(440)의 폭은 재배선층(500)으로부터의 거리에 따라 균일할 수 있다. 제 2 관통 전극(440)은 재배선층(500) 및 제 1 서브 관통 전극(422)을 통해 제 1 패키지 기판(100)에 연결될 수 있다.

[0054][0054] 제 2 몰딩부(430) 상에 제 2 패키지 기판(700)이 제공될 수 있다. 제 2 패키지 기판(700)은 상호 적층된 적어도 하나의 기판 배선층을 포함할 수 있다. 각각의 상기 기판 배선층은 제 2 기판 절연층(710) 및 제 2 기판 절연층(710)내의 제 2 기판 배선 패턴(720)을 포함할 수 있다. 어느 하나의 기판 배선층의 제 2 기판 배선 패턴(720)은 인접한 다른 하나의 기판 배선층의 제 2 기판 배선 패턴(720)과 전기적으로 연결될 수 있다.

[0055][0055] 제 2 기판 절연층(710)은 절연성 폴리머 또는 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴러머 또는 벤조시클로부텐(benzocyclobutene)계 폴리머 중 적어도 하나를 포함할 수 있다.

[0056][0056] 제 2 기판 절연층(710) 내에 제 2 기판 배선 패턴(720)이 제공될 수 있다. 제 2 기판 배선 패턴(720)은 다마신(damascene) 구조를 가질 수 있다. 예를 들어, 제 2 기판 배선 패턴(720)은 T 형상의 단면을 가질 수 있다. 상기 기판 배선층들 중 최하단에 배치되는 기판 배선층의 제 2 기판 배선 패턴(720)은 제 2 관통 전극(440)에 접속될 수 있다. 제 2 기판 배선 패턴(720)은 도전 물질을 포함할 수 있다. 예를 들어, 제 2 기판 배선 패턴(720)은 구리(Cu)를 포함할 수 있다.

[0057][0057] 제 2 패키지 기판(700)은 필요에 따라 제공되지 않을 수 있다.

[0058][0058] 상기와 같이 반도체 패키지(10)가 제공될 수 있다.

[0059][0060] 도 4는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면들이다.

[0060][0061] 도 4를 참조하여, 반도체 패키지(14)는 재배선층(500, 도 1 참조)을 포함하지 않을 수 있다.

[0061][0062] 제 1 몰딩부(410)와 제 2 몰딩부(430) 사이에 중간층(550)이 개재될 수 있다. 중간층(550)은 중간 절연층(540) 및 중간 패드들(530)을 포함할 수 있다.

[0062][0063] 중간 패드들(530)은 제 1 몰딩부(410)의 상부면 상에 배치될 수 있다. 중간 패드들(530)은 제 1 소자(200), 제 2 소자(300) 및 제 1 관통 전극들(420)에 접속될 수 있다. 예를 들어, 중간 패드들(530) 중 제 1 중간 패드는 제 1 소자(200)의 제 1 칩 범프(260) 상에 위치할 수 있다. 중간 패드들(530) 중 제 2 중간 패드는 제 2 소자(300)의 제 2 칩 범프(360) 상에 위치할 수 있다. 중간 패드들(530) 중 제 3 중간 패드는 제 1 관통 전극들(420) 상에 위치할 수 있다. 중간 패드들(530)은 구리(Cu)와 같은 도전 물질을 포함할 수 있다. 도시하지는 않았으나, 중간 패드들(530)의 하부면 상에 시드막이 제공될 수 있다. 예를 들어, 중간 패드들(530)과 제 1 몰딩부(410) 사이, 중간 패드들(530)과 제 1 소자(200) 사이 및 중간 패드들(530)과 제 2 소자(300) 사이에 상기 시드막이 개재될 수 있다.

[0063][0064] 제 1 몰딩부(410) 상에 중간 절연층(540)이 배치될 수 있다. 중간 절연층(540)은 평면적 관점에서 중간 패드들(530)을 둘러쌀 수 있다. 중간 패드들(530)의 상부면은 중간 절연층(540)의 상부면 상으로 노출될 수 있다. 일 예로, 중간 패드들(530)의 상부면은 중간 절연층(540)의 상부면과 공면(coplanar)을 이룰 수 있다. 중간 절연층(540)은 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 예를 들어, 상기 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.

[0064][0065] 중간층(550) 상에 제 3 소자(600)가 배치될 수 있다. 제 3 소자(600)는 중간층(550)의 상부면 상에 배치될 수 있다. 제 3 소자(600)는 중간층(550) 상에 페이스 다운(face down)으로 배치될 수 있다. 제 3 소자(600)는 제 3 베이스층(610), 제 3 베이스층(610)의 일면에 제공되는 제 3 회로층(620)을 포함할 수 있다.

[0065][0066] 제 3 소자(600)는 중간층(550)에 실장될 수 있다. 예를 들어, 제 3 소자(600)의 제 3 회로층(620)은 중간층(550)을 향할 수 있다. 이때, 제 3 소자(600)의 노출되는 상기 제 3 회로 패턴의 아래에는 제 2 칩 단자(650)가 제공될 수 있다. 제 3 소자(600)는 제 2 칩 단자(650)를 통해 중간층(550)의 중간 패드들(530)에 실장될 수 있다. 제 2 칩 단자(650)는 제 3 소자(600)의 제 3 회로층(620)과 중간층(550)의 중간 패드들(530)을 연결할 수 있다.

[0066][0067] 중간층(550) 상에 제 2 몰딩부(430)가 제공될 수 있다. 제 2 몰딩부(430)는 중간층(550)의 상부면을 덮을 수 있다. 제 2 몰딩부(430)은 평면적 관점에서 제 3 소자(600)를 둘러쌀 수 있다.

[0067][0068] 중간층(550) 상에 제 2 관통 전극(440)이 제공될 수 있다. 제 2 관통 전극(440)은 제 3 소자(600)의 일측에 배치될 수 있다. 제 2 관통 전극(440)은 제 2 몰딩부(430)를 수직으로 관통할 수 있다. 제 2 관통 전극(440)의 일단은 중간층(550)을 향하여 연장되어 중간층(550)의 중간 패드들(530)에 접속될 수 있다.

[0068][0069] 본 발명의 실시예들에 따르면, 제 1 소자(200), 제 2 소자(300) 및 제 3 소자(600)가 중간층(550)에 직접 실장될 수 있다. 예를 들어, 제 1 소자(200)의 활성면 및 제 2 소자(300)의 활성면이 제 3 소자(600)의 활성면과 마주할 수 있으며, 제 1 소자(200) 및 제 2 소자(300)가 중간층(550) 하나만을 이용하여 제 3 소자(600)와 연결될 수 있다. 이에 따라, 제 1 소자(200) 및 제 2 소자(300)와 제 3 소자(600)의 전기적 연결 거리가 짧을 수 있으며, 반도체 패키지(14)의 전기적 특성이 향상될 수 있다.

[0069][0070] 더하여, 한 개 층의 중간 패드들(530)을 이용하여 제 1 소자(200) 및 제 2 소자(300)를 제 3 소자(600)와 연결함에 따라, 제 1 소자(200) 및 제 2 소자(300)와 제 3 소자(600) 사이의 간격이 작을 수 있으며, 소형화된 반도체 패키지가 제공될 수 있다.

[0070][0072] 도 5는 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.

[0071][0073] 도 5를 참조하여, 반도체 패키지(16)는 재배선층(500, 도 1 참조)을 포함하지 않을 수 있다.

[0072][0074] 제 1 몰딩부(410) 상에 제 3 소자(600)가 배치될 수 있다. 제 3 소자(600)는 제 1 몰딩부(410)의 상부면 상에 배치될 수 있다. 제 3 소자(600)의 하부면은 제 1 몰딩부(410)의 상부면과 접할 수 있다. 제 3 소자(600)는 제 1 몰딩부(410) 상에 페이스 다운(face down)으로 배치될 수 있다. 제 3 소자(600)는 제 3 베이스층(610), 제 3 베이스층(610)의 일면에 제공되는 제 3 회로층(620)을 포함할 수 있다.

[0073][0075] 제 3 소자(600)는 제 1 소자(200), 제 2 소자(300) 및 제 1 관통 전극(420)에 접속될 수 있다. 예를 들어, 제 3 소자(600)의 노출되는 상기 제 3 회로 패턴은 제 1 소자(200)의 제 1 칩 범프(260), 제 2 소자(300)의 제 2 칩 범프(360) 및 제 1 관통 전극(420)과 접할 수 있다.

[0074][0076] 제 1 몰딩부(410) 상에 제 2 몰딩부(430)가 제공될 수 있다. 제 2 몰딩부(430)는 제 1 몰딩부(410)의 상부면과 접할 수 있다. 제 2 몰딩부(430)은 평면적 관점에서 제 3 소자(600)를 둘러쌀 수 있다.

[0075][0077] 제 1 몰딩부(410) 상에 제 2 관통 전극(440)이 제공될 수 있다. 제 2 관통 전극(440)은 제 3 소자(600)의 일측에 배치될 수 있다. 제 2 관통 전극(440)은 제 2 몰딩부(430)를 수직으로 관통할 수 있다. 제 2 관통 전극(440)의 일단은 제 1 기판(100)을 향하여 연장되어 제 1 관통 전극(420)의 제 1 서브 관통 전극(422)과 접할 수 있다.

[0076][0078] 본 발명의 실시예들에 따르면, 제 1 소자(200) 및 제 2 소자(300) 및 제 3 소자(600)에 직접 실장될 수 있다. 예를 들어, 제 1 소자(200)의 활성면 및 제 2 소자(300)의 활성면이 제 3 소자(600)의 활성면과 접할 수 있으며, 제 1 소자(200)의 제 1 칩 범프(260) 및 제 2 소자(300)의 제 2 칩 범프(360)가 제 3 소자(600)의 제 3 회로층(620)에 직접 연결될 수 있다. 이에 따라, 제 1 소자(200) 및 제 2 소자(300)와 제 3 소자(600)의 전기적 연결 거리가 짧을 수 있으며, 반도체 패키지(16)의 전기적 특성이 향상될 수 있다.

[0077][0079] 더하여, 제 1 소자(200) 및 제 2 소자(300)가 별도의 중간 구성 없이 제 3 소자(600)와 직접 연결됨에 따라, 소형화된 반도체 패키지가 제공될 수 있다.

[0078][0081] 도 6은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.

[0079][0082] 도 6을 참조하여, 반도체 패키지는 하부 패키지(10) 및 상부 패키지(20)를 포함할 수 있다. 즉, 반도체 패키지는 상부 패키지(20)가 하부 패키지(10) 상에 실장된 PoP(Package on Package)일 수 있다.

[0080][0083] 하부 패키지(10)는 도 1 및 도 2의 반도체 패키지(10), 도 3의 반도체 패키지(12), 도 4의 반도체 패키지(14) 또는 도 5의 반도체 패키지(16)와 동일하거나 유사한 구조를 가질 수 있다. 도 1 내지 도 5의 반도체 패키지들에 관한 설명은 하부 패키지(10)에 마찬가지로 적용될 수 있다.

[0081][0084] 상부 패키지(20)는 상부 패키지 기판(810), 상부 반도체 칩(820) 및 상부 몰딩부(830)를 포함할 수 있다.

[0082][0085] 상부 패키지 기판(810)은 제 2 패키지 기판(700) 상에 배치될 수 있다. 이때, 상부 패키지 기판(810)은 제 2 패키지 기판(700)으로부터 수직으로 이격될 수 있다. 상부 패키지 기판(810)은 신호 패턴들을 가지는 인쇄 회로 기판(printed circuit board, PCB)일 수 있다. 또는, 상부 패키지 기판(810)은 절연막과 배선층이 교차로 적층된 구조일 수 있다.

[0083][0086] 상부 패키지 기판(810)은 제 2 패키지 기판(700) 상에 실장될 수 있다. 예를 들어, 상부 패키지 기판(810)의 아래에 기판 단자들(812)이 배치될 수 있다. 기판 단자들(812)은 제 2 패키지 기판(700)의 제 2 기판 배선 패턴(720)에 접속될 수 있다. 기판 단자들(812)은 솔더 볼들 또는 솔더 범프들을 포함할 수 있다.

[0084][0087] 상부 패키지 기판(810) 상에 적어도 하나의 상부 반도체 칩(820)이 배치될 수 있다. 상부 반도체 칩(820)이 복수로 제공될 경우, 상부 반도체 칩(820)은 평면적인 관점에서 서로 이격되어 배치될 수 있다. 상부 반도체 칩(820)은 상부 패키지 기판(810)의 상부면 상에 실장될 수 있다. 예를 들어, 상부 반도체 칩(820)은 플립 칩 본딩(flip chip bonding) 방식으로 상부 패키지 기판(810)의 기판 패드들 상에 실장될 수 있다. 즉, 상부 반도체 칩(820)은 본딩 와이어(822)에 의해 상부 패키지 기판(810)과 전기적으로 연결될 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니며, 상부 반도체 칩(820)은 솔더 볼(solder ball)이나 솔더 범프(solder bump) 등과 같은 다양한 실장 수단에 의해 상부 패키지 기판(810) 상에 실장될 수 있다. 상부 반도체 칩(820)은 예를 들어, 로직 칩(logic chip) 또는 메모리 칩(memory chip)일 수 있다. 상부 반도체 칩(820)은 상부 패키지 기판(810), 제 2 패키지 기판(700), 제 2 관통 전극(440), 재배선층(500) 및 제 1 관통 전극(420)을 통해 제 1 패키지 기판(100)의 외부 단자들(140)과 전기적으로 연결될 수 있고, 상부 패키지 기판(810), 제 2 패키지 기판(700), 제 2 관통 전극(440) 및 재배선층(500)을 통해 제 1 소자(200), 제 2 소자(300) 및 제 3 소자(600)와 전기적으로 연결될 수 있다. 도 6에서는 하나의 상부 반도체 칩(820)을 포함하는 것을 도시하였으나, 상부 반도체 칩(820)는 둘 이상의 복수로 제공될 수도 있다.

[0085][0088] 상부 패키지 기판(810) 상에 상부 몰딩부(830)가 제공될 수 있다. 상부 몰딩부(830)는 상부 패키지 기판(810)의 상부면 상에서 상부 반도체 칩(820)을 둘러쌀 수 있다. 예를 들어, 상부 몰딩부(830)는 상부 패키지 기판(810) 상에서 상부 반도체 칩(820)을 매립(embedded)할 수 있다.

[0086][0090] 도 7은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.

[0087][0091] 도 7을 참조하여, 하부 패키지(10)는 재배선층(500, 도 6 참조)을 포함하지 않을 수 있다.

[0088][0092] 제 2 몰딩부(430)은 제 2 몰딩부(430)의 상부면에 형성된 리세스 영역(432)을 가질 수 있다. 리세스 영역(432)은 제 2 관통 전극(440) 상에 위치할 수 있다. 즉, 제 2 관통 전극(440)의 상부면은 리세스 영역(432)의 바닥면 상으로 노출될 수 있다.

[0089][0093] 상부 패키지 기판(810)은 제 2 몰딩부(430) 상에 배치될 수 있다. 상부 패키지 기판(810)은 제 2 몰딩부(430)로부터 수직으로 이격될 수 있다. 상부 패키지 기판(810)은 제 2 관통 전극(440)에 접속될 수 있다. 예를 들어, 상부 패키지 기판(810)의 아래에 기판 단자들(812)이 배치될 수 있다. 기판 단자들(812)은 제 2 몰딩부(430)의 리세스 영역(432) 내로 삽입되어, 제 2 관통 전극(440)에 접속될 수 있다.

[0090][0095] 도 8은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 단면도이다.

[0091][0096] 도 8을 참조하여, 하부 패키지(10)는 재배선층(500, 도 6 참조) 및 제 2 관통 전극(440)을 포함하지 않을 수 있다.

[0092][0097] 제 2 몰딩부(430)은 제 2 몰딩부(430)을 수직으로 관통하는 관통 홀(434)을 가질 수 있다. 관통 홀(434)은 재배선층(500)의 상부면, 상세하게는 재배선층(500)의 패드(524)를 노출시킬 수 있다.

[0093][0098] 상부 패키지 기판(810)은 제 2 몰딩부(430) 상에 배치될 수 있다. 상부 패키지 기판(810)은 제 2 몰딩부(430)로부터 수직으로 이격될 수 있다. 상부 패키지 기판(810)은 제 2 관통 전극(440)에 접속될 수 있다. 예를 들어, 상부 패키지 기판(810)의 아래에 기판 단자들(812)이 배치될 수 있다. 기판 단자들(812)은 제 2 몰딩부(430)의 관통 홀(434) 내로 삽입되어, 재배선층(500)의 패드(524)에 접속될 수 있다.

[0094][0100] 도 9 내지 도 16은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.

[0095][0101] 도 9를 참조하여, 캐리어 기판(900)이 제공될 수 있다. 캐리어 기판(900)은 유리 또는 폴리머를 포함한 절연 기판이거나, 금속을 포함하는 도전성 기판일 수 있다. 도시하지는 않았으나, 캐리어 기판(900)은 캐리어 기판(900)의 상부면 상에 접착 부재가 제공될 수 있다. 일 예로, 상기 접착 부재는 접착 테이프를 포함할 수 있다.

[0096][0102] 캐리어 기판(900) 상에 제 1 패키지 기판(100)이 형성될 수 있다. 이하, 제 1 패키지 기판(100)이 형성을 상세히 설명한다.

[0097][0103] 캐리어 기판(900) 상에 하부 절연층(130)이 제공될 수 있다. 하부 절연층(130)은 절연성 폴리머 또는 감광성 폴리머를 포함할 수 있다. 하부 절연층(130)은 도 1을 참조하여 설명한 기판 패시베이션막(130)에 해당할 수 있다.

[0098][0104] 하부 절연층(130) 내부에 제 2 기판 패드(124)가 형성될 수 있다. 예를 들어, 하부 절연층(130)을 패터닝하여 제 2 기판 패드(124)가 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 2 기판 패드(124)이 형성될 수 있다.

[0099][0105] 하부 절연층(130) 상에 제 1 기판 절연층(110)이 형성될 수 있다. 제 1 기판 절연층(110)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 1 기판 절연층(110)은 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 예를 들어, 감광성 폴리머는 감광성 폴리 이미드(polyimide), 폴리벤조옥사졸(polybenzoxazole, PBO), 페놀(phenol)계 폴리머, 및 벤조시클로부텐(benzocyclobutene)계 폴리머 중에서 적어도 하나를 포함할 수 있다.

[0100][0106] 제 1 기판 절연층(110)에 개구들이 형성될 수 있다. 예를 들어, 제 1 기판 절연층(110)을 패터닝하여 상기 개구들을 형성할 수 있다. 상기 개구들은 T 형상의 단면을 가질 수 있다. 상기 개구들은 제 2 기판 패드(124)를 노출시킬 수 있다.

[0101][0107] 제 1 기판 배선 패턴(120)이 형성될 수 있다. 예를 들어, 제 1 기판 절연층(110) 상에 상기 개구들을 채우도록 배리어막 및 도전층을 형성한 후, 상기 배리어막 및 상기 도전층 상에 평탄화 공정이 수행되어 제 1 기판 배선 패턴(120)이 형성될 수 있다.

[0102][0108] 상기와 같이 제 1 기판 절연층(110) 및 제 1 기판 배선 패턴(120)을 갖는 기판 배선층이 형성될 수 있다. 상기 기판 배선층을 형성하는 과정을 반복하여, 상기 기판 배선층이 적층된 제 1 패키지 기판(100)이 형성될 수 있다. 최상단에 위치하는 상기 기판 배선층의 제 1 기판 배선 패턴(120)은 제 1 패키지 기판(100)의 제 1 기판 패드(122)에 해당할 수 있다.

[0103][0109] 도 10을 참조하여, 제 1 패키지 기판(100) 상에 제 1 관통 전극들(420)이 형성될 수 있다. 예를 들어, 제 1 패키지 기판(100) 상에 희생막을 형성하고, 상기 희생막을 관통하여 제 1 기판 패드(122)를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀 내에 도전 물질을 채워 제 1 관통 전극들(420)이 형성될 수 있다. 상기 희생막은 이후 제거될 수 있다.

[0104][0110] 제 1 소자(200)가 제공될 수 있다. 제 1 소자(200)의 구성은 도 1을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제 1 소자(200)는 제 1 베이스층(210), 제 1 베이스층(210)의 활성면(active surface) 상에 제공되는 제 1 회로층(220), 제 1 베이스층(210)의 비활성면(inactive surface) 상에 제공되는 제 1 패시베이션막(230), 및 제 1 베이스층(210)과 제 1 패시베이션막(230)을 관통하여 제 1 회로층(220)에 접속되는 제 1 비아(240)를 포함할 수 있다.

[0105][0111] 제 1 소자(200) 상에 제 1 칩 범프들(260)이 형성될 수 있다. 예를 들어, 제 1 회로층(220) 상에 제 1 회로층(220)의 제 1 회로 패턴(224)을 노출시키는 개구들을 갖는 마스크 패턴을 형성하고, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드(seed)로 도금 공정을 수행하여 상기 개구들을 채우는 제 1 칩 범프들(260)이 형성될 수 있다.

[0106][0112] 제 1 패키지 기판(100) 상에 제 1 소자(200)가 실장될 수 있다. 예를 들어, 제 1 소자(200)의 제 1 비아(240) 상에 제 1 칩 단자(250)가 제공될 수 있다. 제 1 칩 단자(250)가 제 1 패키지 기판(100)의 제 1 기판 패드(122) 상에 위치하도록 제 1 소자(200)가 정렬된 후, 리플로우(reflow) 공정을 수행하여 제 1 칩 단자(250)를 제 1 비아(240)와 제 1 기판 패드(122)에 연결시킬 수 있다.

[0107][0113] 제 2 소자(300)가 제공될 수 있다. 제 2 소자(300)의 구성은 도 1을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제 2 소자(300)는 제 2 베이스층(310) 및 제 2 베이스층(310)의 활성면(active surface) 상에 제공되는 제 2 회로층(320)을 포함할 수 있다.

[0108][0114] 제 2 소자(300) 상에 제 2 칩 범프들(360)이 형성될 수 있다. 예를 들어, 제 2 회로층(320) 상에 제 2 회로층(320)의 회로 패턴을 노출시키는 개구들을 갖는 마스크 패턴을 형성하고, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드(seed)로 도금 공정을 수행하여 상기 개구들을 채우는 제 2 칩 범프들(360)이 형성될 수 있다.

[0109][0115] 제 1 패키지 기판(100) 상에 제 2 소자(300)가 접착될 수 있다. 예를 들어, 제 2 소자(300)의 제 2 베이스층(310)의 비활성면(inactive surface) 상에 접착 필름(370)이 제공될 수 있다. 제 2 소자(300)를 제 1 패키지 기판(100) 상에 위치시킨 후, 제 2 소자(300)를 제 1 패키지 기판(100)에 압착시킬 수 있다.

[0110][0116] 제 1 패키지 기판(100) 상에 제 1 몰딩부(410)가 형성될 수 있다. 예를 들어, 제 1 패키지 기판(100)의 상부면 상에 제 1 소자(200) 및 제 2 소자(300)를 매립하도록, 절연 물질이 도포될 수 있으며, 상기 몰딩 물질이 경화되어 제 1 몰딩부(410)를 형성할 수 있다. 제 1 몰딩부(410)는 제 1 소자(200)의 측면들 및 상부면, 제 2 소자(300)의 측면들 및 상부면, 그리고 제 1 및 제 2 칩 범프들(260, 360)의 측면들 및 상부면을 덮을 수 있다. 제 1 몰딩부(410)는 제 1 관통 전극(420)을 둘러쌀 수 있다.

[0111][0117] 도 11을 참조하여, 제 1 몰딩부(410)의 일부가 제거될 수 있다. 상세하게는, 제 1 몰딩부(410)가 박형화(thinning)될 수 있다. 예를 들어, 제 1 몰딩부(410)의 상부면 상에 그라인딩(grinding) 공정 또는 화학적 기계적 연마 공정(CMP)이 수행될 수 있다. 이에 따라, 제 1 몰딩부(410)의 상부면이 평탄해질 수 있다. 상기 박형화 공정은 제 1 칩 범프들(260)의 상부면 및 제 2 칩 범프들(360)의 상부면이 노출될 때까지 수행될 수 있다. 상기 박형화 공정에 의해 제 1 몰딩부(410)의 상부 일부가 제거될 수 있으며, 필요에 따라서는 제 1 칩 범프들(260)의 상부 일부, 제 2 칩 범프들(360)의 상부 일부 및 제 1 관통 전극(420)의 상부 일부가 함께 제거될 수 있다.

[0112][0118] 상기 박형화 공정이 수행된 후, 제 1 칩 범프들(260) 및 제 2 칩 범프들(360)은 제 1 몰딩부(410)의 상부면으로부터 노출될 수 있다. 상기 박형화 공정 후, 상기 제 1 관통 전극(420)의 상부면이 노출될 수 있다. 제 1 칩 범프들(260)의 상부면들, 상기 제 2 칩 범프들(360)의 상부면들 및 제 1 관통 전극(420)의 상부면과 제 1 몰딩부(410)의 상부면은 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다.

[0113][0119] 도 12를 참조하여, 제 1 몰딩부(410) 상에 재배선층(500)이 형성될 수 있다. 상세하게는, 제 1 몰딩부(410) 상에 재배선층 절연 패턴(510)이 형성될 수 있다. 재배선층 절연 패턴(510)은 절연성 폴리머 또는 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 재배선층 절연 패턴(510) 내부에 재배선 패턴(520)이 형성될 수 있다. 예를 들어, 재배선층 절연 패턴(510)을 패터닝하여 재배선 패턴(520)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 재배선 패턴(520)이 형성될 수 있다. 상기 개구들은 제 1 관통 전극(420), 제 1 칩 범프들(260) 및 제 2 칩 범프들(360)을 노출시킬 수 있다. 이에 따라, 재배선 패턴(520)은 제 1 관통 전극(420), 제 1 칩 범프들(260) 및 제 2 칩 범프들(360)에 접속될 수 있다. 상기와 같이 하나의 재배선 영역이 형성될 수 있다.

[0114][0120] 상기 형성된 하나의 재배선 영역 상에 또 다른 재배선층 절연 패턴(510)이 형성될 수 있다. 재배선층 절연 패턴(510)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 재배선층 절연 패턴(510)은 감광성 폴리머(PID)를 포함할 수 있다. 재배선층 절연 패턴(510)은 아래에 제공되는 상기 재배선층의 재배선 패턴(520)을 노출시키는 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 재배선 패턴(520)이 형성될 수 있다. 상기와 같이 하나의 재배선 영역 상에 다른 재배선 영역들이 형성될 수 있다. 최상단에 배치되는 상기 재배선 영역의 재배선 패턴(524)은 재배선층 절연 패턴(510)의 상부면 상으로 노출될 수 있으며, 최상단의 재배선 패턴(524)의 노출되는 일부는 재배선층(500)의 제 2 재배선 패드(524, 설명의 편의를 위하여 최상단의 재배선 패턴과 동일한 참조 번호를 사용하도록 한다.)에 해당할 수 있다.

[0115][0121] 상기에서는 재배선층(500)을 형성하는 일 예를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.

[0116][0122] 다른 실시예들에 따르면, 제 1 몰딩부(410) 상에 중간층(550)이 형성될 수 있다. 상세하게는, 제 1 몰딩부(410) 상에 중간 절연층(540)이 형성될 수 있다. 중간 절연층(540)은 절연성 폴리머 또는 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 중간 절연층(540) 내에 중간 패드들(530)이 형성될 수 있다. 예를 들어, 중간 절연층(540)을 패터닝하여 중간 패드들(530)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 시드막 또는 배리어막을 콘포멀(conformal)하게 형성하고, 상기 시드막 또는 상기 배리어막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 중간 패드들(530)이 형성될 수 있다.

[0117][0123] 이와는 다르게, 제 1 몰딩부(410) 상에 시드막 또는 배리어막을 형성하고, 상기 시드막 또는 상기 배리어막 상에 희생층을 형성한 후 상기 희생층을 패터닝하여 중간 패드들(530)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 상기 시드막 또는 상기 배리어막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 중간 패드들(530)이 형성될 수 있다. 이후, 상기 희생층을 제거하고, 중간 패드들(530)을 마스크로 상기 시드막 또는 상기 배리어막을 패터닝할 수 있다. 이에 따라, 상기 시드막 또는 상기 배리어막은 제 1 몰딩부(410)와 중간 패드들(530) 사이에 잔여할 수 있다. 이후, 제 1 몰딩부(410) 상에 중간 패드들(530)을 둘러싸는 중간 절연층(540)이 형성될 수 있다. 상기와 같은 경우, 도 4를 참조하여 설명한 반도체 패키지가 제조될 수 있다. 이하, 도 12의 실시예를 기준으로 계속 설명하도록 한다.

[0118][0124] 도 14를 참조하여, 재배선층(500) 상에 제 2 관통 전극들(440)이 형성될 수 있다. 예를 들어, 재배선층(500) 상에 희생막을 형성하고, 상기 희생막을 관통하여 재배선층(500)의 제 2 재배선 패드(524)를 노출시키는 비아 홀을 형성한 후, 상기 비아 홀 내에 도전 물질을 채워 제 2 관통 전극들(440)이 형성될 수 있다. 상기 희생막은 이후 제거될 수 있다.

[0119][0125] 제 3 소자(600)가 제공될 수 있다. 제 3 소자(600)의 구성은 도 1을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제 3 소자(600)는 제 3 베이스층(610), 제 3 베이스층(610)의 활성면(active surface)에 제공되는 제 3 회로층(620)을 포함할 수 있다.

[0120][0126] 재배선층(500) 상에 제 3 소자(600)가 실장될 수 있다. 예를 들어, 제 3 소자(600)의 제 3 회로층(620) 상에 제 2 칩 단자(650)가 제공될 수 있다. 제 2 칩 단자(650)가 재배선층(500)의 제 2 재배선 패드(524) 상에 위치하도록 제 3 소자(600)가 정렬될 후, 리플로우(reflow) 공정을 수행하여 제 2 칩 단자(650)를 제 3 회로층(620)과 재배선층(500)에 연결시킬 수 있다.

[0121][0127] 도 15를 참조하여, 재배선층(500) 상에 제 2 몰딩부(430)가 형성될 수 있다. 예를 들어, 재배선층(500)의 상부면 상에 제 3 소자(600)를 매립하도록 절연 물질이 도포될 수 있으며, 상기 몰딩 물질이 경화되어 제 2 몰딩부(430)를 형성할 수 있다. 제 2 몰딩부(430)는 제 3 소자(600)의 측면들 및 상부면을 덮을 수 있으며, 제 2 관통 전극(440)을 둘러쌀 수 있다.

[0122][0128] 이후, 제 2 몰딩부(430)의 일부가 제거될 수 있다. 상세하게는, 제 2 몰딩부(430)가 박형화(thinning)될 수 있다. 예를 들어, 제 2 몰딩부(430)의 상부면 상에 그라인딩(grinding) 공정 또는 화학적 기계적 연마 공정(CMP)이 수행될 수 있다. 이에 따라, 제 2 몰딩부(430)의 상부면이 평탄해질 수 있다. 상기 박형화 공정에 의해 제 2 몰딩부(430)의 상부 일부가 제거될 수 있으며, 필요에 따라서는 제 2 관통 전극(440)의 상부 일부가 함께 제거될 수 있다. 상기 박형화 공정이 수행된 후, 상기 제 2 관통 전극(440)의 상부면이 노출될 수 있다. 제 2 관통 전극(440)의 상부면과 제 2 몰딩부(430)의 상부면은 실질적으로 평탄(flat)한 공면(coplanar)을 이룰 수 있다.

[0123][0129] 도 16을 참조하여, 제 2 몰딩부(430) 상에 제 2 패키지 기판(700)이 형성될 수 있다. 상세하게는, 제 2 몰딩부(430) 상에 제 2 기판 절연층(710)이 형성될 수 있다. 제 2 기판 절연층(710)은 절연성 폴리머 또는 감광성 폴리머(photo imageable dielectric, PID)를 포함할 수 있다. 제 2 기판 절연층(710) 내부에 제 2 기판 배선 패턴(720)이 형성될 수 있다. 예를 들어, 제 2 기판 절연층(710)을 패터닝하여 제 2 기판 배선 패턴(720)이 형성되기 위한 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 2 기판 배선 패턴(720)이 형성될 수 있다. 상기 개구들은 제 2 관통 전극(440)을 노출시킬 수 있다. 이에 따라, 제 2 기판 배선 패턴(720)은 제 2 관통 전극(440)에 접속될 수 있다. 상기와 같이 하나의 기판 배선층이 형성될 수 있다.

[0124][0130] 상기 형성된 하나의 기판 배선층 상에 또 다른 제 2 기판 절연층(710)이 형성될 수 있다. 제 2 기판 절연층(710)은 스핀 코팅 또는 슬릿 코팅과 같은 코팅 공정에 의해 형성될 수 있다. 제 2 기판 절연층(710)은 감광성 폴리머(PID)를 포함할 수 있다. 제 2 기판 절연층(710)은 아래에 제공되는 상기 기판 배선층의 제 2 기판 배선 패턴(720)을 노출시키는 개구들을 형성하고, 상기 개구들 내에 시드막을 콘포멀(conformal)하게 형성하고, 상기 시드막을 시드로 도금 공정을 수행하여 상기 개구들을 채우는 제 2 기판 배선 패턴(720)이 형성될 수 있다. 상기와 같이 하나의 기판 배선층 상에 다른 기판 배선층들이 형성될 수 있다.

[0125][0131] 상기에서는 제 2 패키지 기판(700)을 형성하는 일 예를 설명하였으나, 본 발명이 이에 한정되는 것은 아니다.

[0126][0132] 도 1을 다시 참조하여, 캐리어 기판(900)이 제거될 수 있다. 이에 따라, 제 1 패키지 기판(100)의 하부 절연층(130) 및 제 2 기판 패드(124)가 노출될 수 있다.

[0127][0133] 이후, 노출된 제 2 기판 패드(124) 상에 외부 단자(140)가 제공될 수 있다. 상기와 같이 도 1을 참조하여 설명한 반도체 패키지(10)가 제조될 수 있다.

[0128][0134] 도 6을 참조하여, 상부 패키지(20)가 제공될 수 있다. 상부 패키지(20)는 상부 패키지 기판(810), 상부 반도체 칩(820) 및 상부 몰딩부(830)를 포함할 수 있다. 예를 들어, 상부 패키지 기판(810) 상에 상부 반도체 칩(820)을 실장시킨 후, 상부 패키지 기판(810) 상에 절연 물질을 도포하여 상부 반도체 칩(820)을 덮는 상부 몰딩부(830)를 형성할 수 있다.

[0129][0135] 제 2 패키지 기판(700) 상에 상부 패키지(20)가 실장될 수 있다. 예를 들어, 상부 패키지 기판(810)의 하부면 상에 기판 단자들(812)이 제공될 수 있다. 기판 단자들(812)이 제 2 패키지 기판(700)을 향하도록 상부 패키지(20)를 제 2 패키지 기판(700) 상에 정렬시킨 후, 리플로우(reflow) 공정을 수행하여 기판 단자들(812)를 제 2 패키지 기판(700) 및 상부 패키지 기판(810)에 연결시킬 수 있다.

[0130][0136] 상기와 같이 도 6을 참조하여 설명한 반도체 패키지가 제조될 수 있다.

[0131][0138] 도 17 및 도 18은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.

[0132][0139] 도 17을 참조하여, 도 12의 결과물 상에, 제 3 소자(600)가 제공될 수 있다. 제 3 소자(600)의 구성은 도 1을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제 3 소자(600)는 제 3 베이스층(610), 제 3 베이스층(610)의 활성면(active surface)에 제공되는 제 3 회로층(620)을 포함할 수 있다.

[0133][0140] 재배선층(500) 상에 제 3 소자(600)가 실장될 수 있다. 예를 들어, 제 3 소자(600)의 제 3 회로층(620) 상에 제 2 칩 단자(650)가 제공될 수 있다. 제 2 칩 단자(650)가 재배선층(500)의 제 2 재배선 패드(524) 상에 위치하도록 제 3 소자(600)가 정렬될 후, 리플로우(reflow) 공정을 수행하여 제 2 칩 단자(650)를 제 3 회로층(620)과 재배선층(500)에 연결시킬 수 있다.

[0134][0141] 이후, 재배선층(500) 상에 제 2 몰딩부(430)가 형성될 수 있다. 예를 들어, 재배선층(500)의 상부면 상에 제 3 소자(600)를 매립하도록 절연 물질이 도포될 수 있으며, 상기 몰딩 물질이 경화되어 제 2 몰딩부(430)를 형성할 수 있다. 제 2 몰딩부(430)는 제 3 소자(600)의 측면들 및 상부면을 덮을 수 있다.

[0135][0142] 도 18을 참조하여, 제 2 몰딩부(430)에 관통 홀들(434)이 형성될 수 있다. 관통 홀들은 재배선층(500)의 재배선 패턴(524)을 노출시킬 수 있다. 예를 들어, 제 2 몰딩부(430) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로 이용하여 제 2 몰딩부(430)를 패터닝할 수 있다.

[0136][0143] 도 15를 다시 참조하여, 제 2 몰딩부(430)의 관통 홀들(434, 도 18 참조) 내에 제 2 관통 전극(440)이 형성될 수 있다. 예를 들어, 상기 제 2 몰딩부(430) 상에 관통 홀들(434)을 콘포멀(conformal)하게 덮는 시드막을 형성한 후, 상기 시드막을 시드로 도금 공정을 수행하여 관통 홀들(434)을 채우는 제 2 관통 전극이 형성될 수 있다.

[0137][0144] 이후의 공정은 도 16, 도 17, 도 1 및 도 6을 참조하여 설명한 바와 동일 또는 유사할 수 있다. 예를 들어, 제 2 몰딩부(430) 상에 제 2 패키지 기판(700)이 형성될 수 있으며, 필요에 따라서는 제 2 패키지 기판(700) 상에 상부 패키지(20)가 실장될 수 있다.

[0138][0146] 다른 실시예들에 따르면, 제 2 관통 전극(440) 및 제 2 패키지 기판(700)이 형성되지 않을 수 있다.

[0139][0147] 도 8을 다시 참조하여, 도 18의 결과물 상에, 상부 패키지(20)가 제공될 수 있다. 상부 패키지(20)는 상부 패키지 기판(810), 상부 반도체 칩(820) 및 상부 몰딩부(830)를 포함할 수 있다. 예를 들어, 상부 패키지 기판(810) 상에 상부 반도체 칩(820)을 실장시킨 후, 상부 패키지 기판(810) 상에 절연 물질을 도포하여 상부 반도체 칩(820)을 덮는 상부 몰딩부(830)를 형성할 수 있다.

[0140][0148] 재배선층(500) 상에 상부 패키지(20)가 실장될 수 있다. 예를 들어, 상부 패키지 기판(810)의 하부면 상에 기판 단자들(812)이 제공될 수 있다. 기판 단자들(812)이 제 2 몰딩부(430)를 향하도록 상부 패키지(20)가 제 2 몰딩부(430) 상에 배치될 수 있다. 이때, 기판 단자들(812)의 위치가 관통 홀들(434)에 대응되도록 상부 패키지(20)가 몰딩부(430) 상에 정렬될 수 있다. 기판 단자들(812)은 관통 홀들(434)내로 삽입되어 재배선층(500)의 제 2 재배선 패드(524)와 접할 수 있다. 이후, 리플로우(reflow) 공정을 수행하여 기판 단자들(812)를 재배선층(500) 및 상부 패키지 기판(810)에 연결시킬 수 있다.

[0141][0149] 상기와 같이 도 8을 참조하여 설명한 반도체 패키지가 제조될 수 있다.

[0142][0151] 이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

[0143][0152] 100: 제 1 패키지 기판 200: 제 1 소자 300: 제 2 소자 410: 제 1 몰딩부 420: 제 1 관통전극 430: 제 2 몰딩부 440: 제 2 관통 전극 500: 재배선층 550: 중간층 600: 제 3 소자 700: 제 2 패키지 기판

同族专利

暂无同族专利

专

Hermetic high temperature dielectric conduit assemblies

6929856338A2

发明人

HUYNH JAMES, PETRUCHA MICHAEL