半导体制造工艺不断发展和特征尺寸缩小给非易失性存储器可靠性带来挑战.非易失性存储器可靠性测试与评价越来越重要.高温存储寿命试验是智能卡芯片非易失性存储器可靠性测试中的关键测试项目.针对产品不同项目阶段的可靠性验证需求,特别是工程批次需要更快速获得可靠性验证结果,可靠性验证周期优化需求也更加迫切.为了更加快速地评价产品高温存储寿命,本文介绍了高温存储寿命实验的加速测试方法,该方法保证了验证质量和效果,显著缩短评价周期,更节约测试资源.
封装基板是三维闪存封装的重要原材料之一,其与外部电路连接的焊接区域所用表面处理工艺对封装体与主板连接的可靠性以及封装成本都有重要影响.目前常用表面处理工艺中,OSP工艺具有制作成本低、焊盘表面平整度高、加工时的能源消耗少等优点,在对封装成本比较敏感的三维闪存产品上得到广泛的应用.随着OSP可焊性和耐高温性能的显著提高,未来OSP在三维闪存封装基板上的应用将更加广泛,技术也将更加成熟.本文通过对基板表面处理工艺及三维闪存封装特点的综合分析,探讨适合三维闪存封装基板球焊表面处理工艺,展望相应表面处理工艺的发展.
随着摩尔定律的放缓,通过制程微缩来提高芯片性能越来越难,基于芯粒集成的先进封装方案的重要性随之日益显现.尤其是在一些高算力芯片产品的设计上,采用芯粒集成已逐渐成为设计者们一个绕不开的性能提高手段.在2.5D先进封装方案中,CoWoS-S(chip on wafer on substrate)封装因其高带宽、低延迟及丰富的成功量产案例而被广泛应用于片上系统芯片(SoC-system on chip)与高带宽内存(HBM-high bandwidth memory)的互连.然而,在CoWoS-S技术的硅中介层设计过程中,设计人员将面临严苛的信号完整性与电源完整性的综合挑战.为了解决这些挑战,Cadence作为EDA领域的创新者和领导者,开发了完整的EDA解决方案,以协助设计人员完成硅中介层的设计及签核任务.本文将介绍如何利用Cadence EDA解决方案来高效率地实现CoWoS-S硅中介层的设计与签核,内容聚焦于大电流区域的电源完整性设计以及HBM互连区域的信号完整性设计.
为了减小单粒子效应对低电压差分信号(Low Voltage Differential Signal,LVDS)驱动器电路的影响,对LVDS内部模块电路进行单粒子脉冲仿真,找出电路中单粒子敏感节点,并进行单粒子加固设计.该电路基于0.18μm 1P5M CMOS工艺实现,传输速率为200Mbps,版图面积为464×351 μm2,在3.3V电源电压下功耗为11.5mW.辐射试验采用Ge粒子试验,在入射能量为210MeV,线性能量转移LET为37.3MeV·cm2/mg辐射情况下,该LVDS驱动器电路传输数据未发生错误.
RISC-V架构因开源、简洁、模块化、可拓展等特点,受到学术界和产业界的重视,并得到广泛应用;本文介绍了一个基于RISC-V架构的卷积加速器SoC设计方案,在Chipyard开源框架上,以Rocket处理器为内核,加入卷积加速协处理器,并采用一种新的数据流结构,实现对卷积运算的加速;通过仿真测试的对比,加速器对卷积计算有明显节能、加速的效果.
